专利名称：苛刻环境抗辐照高速通信芯片ip核中的接收模块的制作方法
技术领域：
本发明涉及一种苛刻环境抗辐照高速通信芯片IP核中的接收模块，该接收 模块对DS信号(Din和Sin)进行编码来产生一个被传送到主机系统的常字符。 属于通信技术领域。(二) 背景技术-苛刻环境嵌入式系统一般是指可以装载在卫星、飞机或地面上(野外露天、 矿井等苛刻或危险环境)的无人值守监测控制系统，它具有对待测目标的参数 进行长时间连续监测或周期监测的功能，用以实时获得待测目标空间、时间和 频谱的动态变化信息，获取待测量的统计分布和预测其突变的几率，控制系统 还会根据测量结果对系统实施相应的控制。为了适应苛刻环境下的工作条件， 这些系统一般都是结构可重组和故障可检测的、可容错的综合系统，与一般嵌 入式系统相比具有更高的可靠性与故障容错性。在空间科学探测、矿山安全监测、无人区监测、环境污染监测等自然灾害 的预警系统中，由于被测环境中存在较强的电磁干扰(雷电等强电磁干扰)、辐 射、单粒子事件(SEU)，所以，使用基于计算机的数据采集系统来完成监测任 务是相当危险和不可靠的，而且系统的布控也难以实现。因此，研究苛刻环境 嵌入式系统已经成为当务之急。如果能够将抗辐照高速通信芯片所需的全部核心电路(例如微处理器，抗 辐照高速通信IP (Intellectual Pr叩erty，知识产权)核模块、各种控制器与 通信接口等)放在同一芯片上，就可以大幅縮小整个系统所占的面积，同时还 会减少外围驱动接口单元及电路板间的信号传递，加快微处理器数据处理的速 度，内嵌的线路还可以避免外部电路板上信号传递所造成的系统干扰。目前国内外仅有少数几个集成电路企业设计和生产抗干扰通信芯片，可以 归纳为以下几个特点*大部分芯片在功能上以全定制的ASIC(Application Specific Integrated Circuit)芯片为主，速率较低， 一般在1Mbps量级。因而 SOC(System On Chip)单芯片、高速率的设计是通信芯片的一个研究热 点。*国外也正在研制抗辐照高速通信SOC单芯片，但片内集成的是单片机， 由于单片机是IP (Intelligent Propriety)硬核，体系结构不可变，因此 这种解决方案的灵活性差，价格高。*国内也朝SOC单芯片方向发展，目前还没有形成产品，也没有投入使用。其中，S0C，即为System On Chip:片上系统(系统级芯片)， 一种结合了 许多功能模块和微处理器核心的单芯片电路系统。是一种在结构上以嵌入式系 统结构为基础，集软硬件与一体的系统级芯片。而S0PC，即为System On Programmable Chip:片上可编程系统，或者说是 基于大规模FPGA (Field Programmable Gate Array,即现场可编程门阵列) 解决方案的S0C。它是现代计算机辅助技术、EDA (Electronic Design Automation,电子设计自动化)技术和大规模集成电路技术高度发展的产物。 SOPC技术的目标就是试图将尽可能大而完善的电子系统，包括嵌入式处理器系 统、接口系统、硬件协处理器或加速器系统、DSP系统、存储电路以及数字系 统等，在单一的FPGA中实现，使得所设计的电路系统在其规模、可靠性、体积、 功耗、功能、性能指标、上市周期、开发成本、产品维护及其硬件升级等方面 实现最优化。IP核是具有知识产权的集成电路芯核的简称，其作用是把一组拥有知识产 权的电路设计集合在一起，构成芯片的基本单位，以供设计时搭积木之用。其 实可以把IP核理解为一颗ASIC，以前是ASIC做好以后供人家在PCB上使用， 现在是IP核做好以后让人家集成在更大的芯片里使用。在抗干扰的通信芯片中，接收模块是必不可少的模块之一，负责接收通信 中的信号和数据，将直接关系到通信过程能否顺利进行。
发明内容
本发明的目的在于提供一种苛刻环境抗辐照高速通信芯片IP核中的接收模块，该模块对DS信号(Din和Sin)进行编码来产生一个被传送到主机系统的常 字符N-Char (包括数据字符Data、包结束标志E0P、包错误结束标志EEP)的序列， 它也接收NULL， FCT字符。同时，它也负责对奇偶错误的检测。本发明一种苛刻环境抗辐照高速通信芯片IP核中的接收模块,该接收模块 包括4个子模块，分别为输入分析器(I叩utanalyse)模块、接收控制器 (Release_Controller)模块、同步FIFO (Syn_FIF0)模块和数据分割器 (RX—DataSplit)模块，其结构如图1所示。其中，输入分析器模块对接收到的字符进行分析，产生输出数据的类型和 8位并行的分析数据，并发送给接收控制器模块。接收控制器模块根据接收数 据的类型及同步FIFO模块的满空状态，决定对同步FIFO模块进行读写操作， 将FIFO读使能、FIFO写使能信号和输入的数据传送给FIFO模块。FIFO模块在 每次读写完毕后，将FIFO的满空状态通过FIFO满和FIFO空信号传送给接收控 制器模块。从FIFO中读出的数据送往数据分割器模块产生8位的数据和1位的 控制位的输出。下面对4个子模块详细叙述如下输入分析器模块用来对接收到的字符进行分析，检测是否收到E0P、 EEP 等，并将接收到的串行数据转换成8位的并行数据。在输入分析器模块中，当 接收模块复位信号有效时，该输入分析器模块被复位；当接收模块复位信号无 效时，该输入分析器模块被使能。输入分析器模块同时检测接收到的字符的奇 偶位，看是否有奇偶错误发生。在该输入分析器模块中，接收到的"待接收数 据"(RecData)被分析检测后，输出控制信号"接收数据类型"(got)送给 接收控制器模块，以通知接收控制器模块是否收到E0P、 EEP、 NULL、 FCT。同 时该输入分析器模块还向接收控制器模块输出8位并行的"分析数据" (gotData)。而检验"奇偶错误"(Parity Error)的控制信号输出到苛刻环 境抗辐照高速通信芯片IP核中的另一模块——错误模块。接收控制器模块用来控制对FIFO(先进先出寄存器)进行读写数据，检测 FIF0是否已满，是否又收到数据。在接收控制器模块中，当接收模块复位信号 有效时，该接收控制器模块被复位；当接收模块复位信号无效时，该接收控制器模块被使能。在该接收控制器模块中，来自输入分析器模块的"分析数据"(gotData)和控制信号"接收数据类型"(got)作为输入信号，控制该接收 控制器模块输出数据"FIFO输入数"(FIFO—Data)的产生。而来自同步FIFO 模块的"FIF0空"(FIF(LE卿ty)和"FIF0满"(FIFO—Full)信号也是接收控 制器模块的输入信号，这两个信号负责通知控制器在FIFO中是否有空间写入 和FIFO是否为空。经过对FIFO一Empty和FIFCLFull这两个信号的分析，接收控制 器模块发出控制FIFO读写的控制信号"FIFO写使能"(FIF0—Wr_en)和"FIFO 读使能"(FIF0—rd_en)，对Syi^FIFO模块进行写入操作和读出操作。同时， 输出信号"超出信誉允许"(More Than Credit Permit)指示出FIFO是否己满，并且是否又收到数据。同步FIFO模块是同步FIFO,用来存储常字符。在同步FIFO模块中，当FIFO 复位信号有效时，该同步FIFO模块被复位；当FIFO复位信号无效时，该 Syn_FIF0模块被使能。在该同步FIFO模块中，当控制信号FIFO—wr—en有效时， 接收控制器模块输出的数据FIF0_Data写入同步FIFO中；当控制信号 FIFO—rd—en有效时，同步FIFO模块将寄存的数据读出，数据"FIFO输出数据" RX—CargoJN发送给数据分割器模块。在该同步FIFO模块中，FIFO_Empty和 FIFO—Full输出给接收控制器模块作为控制信号，当FIFO—E卿ty信号有效时， 通知FIFO为空，FIFO中无数据可读;当FIFO—Full有效时，通知FIFO已满， 无法再接收数据。数据分割器模块是数据划分模块，用来将9位的数据划分为8位的数据和 l位的控制位。在该数据分割器模块中，RX_Cargo—IN信号被分割成两个部分， "接收器输出数据"(RX_Data)是新生成的8位数据，而RX—Control Flag 是控制位信号。本发明一种苛刻环境抗辐照高速通信芯片IP核中的接收模块，其优点及功 效在于本发明的接收模块，作为苛刻环境抗辐照高速通信芯片IP核中必不可 少的模块之一，要负责接收通信中的信号和数据，以保证通信过程的顺利进行;该模块在对不同的数据进行接收的过程中，能够区分各种不通数据信号的类型， 并针对不同类型的数据进行相应的处理和保存。(四)
图l所示为接收模块结构图。(五)
具体实施例方式下面结合附图和实施例，对本发明的技术方案做进一步阐述。本发明一种基于XILINX FPGA的苛刻环境抗辐照高速通信S0PC芯片IP核 中的接收模块。该接收模块包括4个子模块，分别为输入分析器(I叩utanalyse) 模块、接收控制器(Release—Controller)模块、同步FIFO (Syn—FIFO)模块 和数据分割器(RX_DataSplit)模块，其结构如图1所示。输入分析器模块用来对接收到的字符进行分析，检测是否收到E0P、 EEP 等，并将接收到的串行数据转换成8位的并行数据。输入分析器模块同时检测 接收到的字符的奇偶位，看是否有奇偶错误发生。在输入分析器模块中，当 RX—Reset为"1"时，该输入分析器模块被复位；当RX—Reset为"0"时，该 输入分析器模块被使能。在该输入分析器模块中，接收到的数据RecData被输 入分析器模块进行分析检测，接收到不同的数据就输出不同的控制信号got给 接收控制器模块。如果接收到的数据是NULL,则输出的got为"000"，通知 接收控制器模块接收到的是空字符；如果接收到的数据是数据字符，则输出的 got为"001"，通知接收控制器模块接收到的是数据字符；如果接收到的数据 是EEP，则输出的got为"010"，通知接收控制器模块接收到的是EEP;如果 接收到的数据是E0P，则输出的got为"011"，通知接收控制器模块接收到的 是E0P;如果接收到的数据是FCT，则输出的got为"100"，通知接收控制器 模块接收到的是FCT。在该输入分析器模块中，接收到的8位串行RecData将 被转化成8位并行的数据gotData输出到接收控制器模块。在该输入分析器模 块中，如果出现奇偶错误时，奇偶错误信号ParityError输出"l"通知苛刻环 境抗辐照高速通信芯片IP核中的另一模块——错误模块产生了奇偶错误;如果 没有奇偶错误出现，奇偶错误信号ParityError输出为"0"。接收控制器模块用来控制对FIFO(先进先出寄存器)进行读写数据，检测FIF0是否已满，是否又收到数据。在接收控制器模块中，当RX一Reset为"l"时， 该接收控制器模块被复位；当RX一Reset为"0"时，该接收控制器模块被使能。 在该接收控制器模块中，如果控制信号got为"000"，即接收到的为空字符， 则刚一Data为"001110100";如果控制信号got为"001"，即接收到的为数 据字符，即将gotDatad的9位数据传递给FIF0—Data;如果控制信号got为"010"， 即接收到的为EEP，则FIF0—Data为"000000000";如果控制信号got为"011"， 即接收到的为EOP，贝UFIF0—Data为"000000001";如果没有接收到控制信号got 或者控制信号为其他值，全部按接收到无效字符处理。在接收控制器模块中， 如果输入信号FIFO—Empty为"1"，则说明FIFO为空，此时不可以对FIFO进行读 操作，FIFO—rd—en为"0" ， FIFO的读使能信号无效；如果输入信号FIF0—Fu11 为"1"，则说明FIFO已满，此时FIFO中不能再写入任何数据，FIFO—wr—en为"0"， FIFO的写使能信号无效。在接收控制器模块中，如果FIFO已满，且又接收到了 新的数据，则More Than Credit Permit信号为"1";否则More Than Credit Permit 信号为"0"。同步FIFO模块是同步FIFO,用来存储常字符。在同步FIFO模块中，当 FIFO—Reset为"1"时，该同步FIFO模块被复位；当FIFO—Reset为"0"时， 该Syn—FIFO模块被使能。在Syn—FIFO模块中，当FIFO—wr_en为"1"时，进 行写操作，接收控制器模块的输出数据FIF(LData写入FIFO中；反之，则不进 行写操作。当FIFO—rd—en为"1"时，进行读操作，数据RX_Cargo—IN发送给 数据分割器模块；反之，则不进行读操作。在同步FIFO模块中，当FIFO为空 时，FIFO中无数据可读，FIFO—Empty为"1";当FIFO为非空时，FIFO—Empty 为"0"。而当FIFO已满时，无法接收新数据，FIFO_Full为"1";当FIFO 未满时，FIFO—Full为"0" 。 FIFO—Empty和FIFO—Full这两个信号将输出到接 收控制器模块作为控制信号。数据分割器模块是数据划分模块，用来将9位的数据划分为8位的数据和 l位的控制位。在该数据分割器模块中，RX—Cargo—IN信号被分割成两个部分， RX—Cargo_IN的低八位传送给RX—Data,作为新生成的8位数据，而RX—Cargo—IN 的最高位则传送给RX—ControlFlag，作为控制位信号。
权利要求
1、一种苛刻环境抗辐照高速通信芯片IP核中的接收模块，该接收模块包括4个子模块，分别为输入分析器模块、接收控制器模块、同步FIFO模块和数据分割器模块，输入分析器模块用来对接收到的字符进行分析，检测是否收到EOP、EEP等，并将接收到的串行数据转换成8位的并行数据；同时将检验“奇偶错误”的控制信号输出到苛刻环境抗辐照高速通信芯片IP核中的另一模块——错误模块；接收控制器模块用来控制对FIFO进行读写数据，检测FIFO是否已满，是否又收到数据；同步FIFO模块是同步FIFO，用来存储常字符；数据分割器模块是数据划分模块，用来将9位的数据划分为8位的数据和1位的控制位。
全文摘要
本发明一种苛刻环境抗辐照高速通信芯片IP核中的接收模块，包括4个子模块，分别为输入分析器模块、接收控制器模块、同步FIFO模块和数据分割器模块输入分析器模块用来对接收到的字符进行分析，检测是否收到EOP、EEP等，并将接收到的串行数据转换成8位的并行数据；同时将检验“奇偶错误”的控制信号输出到苛刻环境抗辐照高速通信芯片IP核中的另一模块——错误模块；接收控制器模块用来控制对FIFO进行读写数据，检测FIFO是否已满，是否又收到数据；同步FIFO模块是同步FIFO，用来存储常字符；数据分割器模块是数据划分模块，用来将9位的数据划分为8位的数据和1位的控制位。
文档编号G06F13/42GK101404003SQ200810227190
公开日2009年4月8日 申请日期2008年11月25日 优先权日2008年11月25日
发明者万玛宁, 永 关, 刘永梅, 尚媛园, 杰 张, 张伟功, 虹 朱, 毛春静, 巍 潘, 赵冬生, 陈金强 申请人:首都师范大学