专利名称：Cpu供电电路的制作方法
技术领域：
本发明涉及一种供电电路，特别涉及一种CPU (Central Processing Unit,中央处理器 )供电电路。
背景技术：
一般电脑在工作时的功耗为70W到200W之间，而主机板耗电占电脑所有功耗的大部分 。CPU作为主机板的核心部分在工作时功率变化非常大，目前最大功率的CPU全速工作时， 功率可达130 W。然而，大部分CPU在空闲时所需功率会低于20 W，此时大量的电能消耗在 CPU供电电路中。VRM11. 1为INTEL公司定义的新一代CPU供电标准，其中有一个目的就 是为提高CPU供电电路的工作效率，其工作原理是在CPU的负载较轻时，减少VRM ( Voltage Regulator Module,电压调节模块)为CPU供电的相数，比如原供电为4相，CPU 在空闲时所需电流降低，就由4相变为1相供电，使VRM所消耗的电能减少，提高VRM的工作 效率，即提高CPU供电电路的工作效率。要减少VRM的供电相数需将VRM的PSItt (POWER STATE INDICATION,电源状态指示)引脚的电位拉低。VRM11. 1需要新的CPU支持，这种CPU带有 PSI功能，具有PSI功能的CPU才可以进入这种省电模式，然而目前市场上还存在大量不 具有PSI功能的CPU出售，因此，如何使该类CPU在电脑空闲时减少电能损耗是业界急需解 决的课题。
发明内容
鉴于上述内容，有必要提供一种CPU供电电路，可兼容具有PSI功能与不具有PSI功能的 两种CPU在负载减轻时减少电压调节模块的供电相数从而减少电压调节模块的电能损耗。
一种CPU供电电路，包括一第一控制电路，与一主机板基本输入输出系统相连以接收一 CPU识别信号； 一开关电路，与所述第一控制电路相连，并接在一CPU与一电压调节模块的电 源状态指示引脚之间； 一运算放大电路，与所述电压调节模块相连以接收电压调节模块的电 流监控信号；以及一第二控制电路，与所述运算放大电路、第一控制电路以及电压调节模块 的电源状态指示引脚相连；当所述CPU识别信号为高电平及所述电压调节模块输出的电流监 控信号小于所述运算放大电路的一参考信号时，所述第一控制电路输出一第一控制信号使所 述开关电路断开，所述运算放大电路输出一第二控制信号使所述第二控制电路控制所述电源 状态指示引脚接地，进而使所述电压调节模块为所述CPU供电的相数减少；当所述CPU识别信号为低电平及所述CPU的电流小于某一参考值时，所述第一控制电路输出一第三控制信号， 使所述开关电路导通，所述CPU通过所述开关电路控制所述电源状态指示引脚为低电平，进 而使所述电压调节模块为所述CPU供电的相数减少。
上述CPU供电电路可根据主机板基本输入输出系统输出的CPU识别信号来控制第一控制电 路，当CPU识别信号为高电平时第一控制电路输出第一控制信号使开关电路断开，运算放大 电路在CPU负载减轻时输出第二控制信号，第二控制电路在收到第一控制信号和第二控制信
号后将电压调节模块的电源状态指示引脚接地，使电压调节模块为CPU供电的相数减少；当
CPU识别信号为低电平时开关电路导通，则CPU在负载减轻时通过开关电路拉低电压调节模 块的电源状态指示引脚的电位，使电压调节模块为CPU供电的相数减少，从而减少电压调节
模块的电能损耗。
下面参照附图结合具体实施方式
对本发明作进一步的描述。
图1为本发明CPU供电电路的较佳实施方式的电路图。
具体实施例方式
参照图l，本发明CPU供电电路的较佳实施方式包括一第一控制电路100， 一第二控制电 路200， 一运算放大电路300， 一开关电路400以及一稳压电路500。
所述第一控制电路100包括两NM0S场效应管Q1和Q2。所述NM0S场效应管Q1的栅极接一 BIOS (Basic Input Output System,主机板基本输入输出系统)以接收一CPU识别信号，其 漏极接所述开关电路400 ，其源极接地。所述NM0S场效应管Q2的栅极接所述NM0S场效应管Q1 的栅极，其漏极接所述第二控制电路200，其源极接地。
所述第二控制电路200包括一电阻R1以及两NM0S场效应管Q3和Q4。所述NM0S场效应管Q3 的栅极接所述运算放大电路300，其漏极通过所述电阻R1接一系统电压5V—SYS，其源极接地 。所述NM0S场效应管Q4的栅极接所述NM0S场效应管Q3的漏极，其源极接所述NMOS场效应管 Q2的漏极，其漏极接一VRM (Voltage Regulator Module,电压调节模块)lO的PSItt ( POWER STATE INDICATION,功率状态指示)引脚，所述功率状态指示引脚PSItt通过一电阻R5 接一电压为l. 2V的FSB—VTT (Front Side Bus Termination Voltage,前端总线终端电压)
所述运算放大电路300包括一双运算放大器U1以及两电阻R2和R3。所述双运算放大器包 括一第一输入端INl + 、 一第二输入端IN1-、 一第三输入端IN2+、 一第四输入端IN2-、 一第一 输出端0UT1、 一第二输出端0UT2、 一电源端V+以及一接地端V-。所述双运算放大器U1的第一输入端IN1+接所述VRM 10的一頂0腦(I-M0NIT0R，电流监控)引脚，所述电流监控引脚 頂ONtt输出一电流监控信号，所述电流监控信号表示一CPU 20的电流大小，所述双运算放大 器U1的第二输入端IN1-通过所述电阻R2接地，并通过所述电阻R3接其第三输入端IN2+，其第 四输入端IN2-接所述稳压电路500，其第一输出端OUTl接其第三输入端IN2+，其第二输出端 0UT2接所述丽0S场效应管Q3的栅极，其电源端V+接一系统电压12V—SYS，其接地端V-接地。
所述开关电路400包括一单路双向开关Q5以及一电阻R4。所述单路双向开关Q5包括一控 制端C、 一第一输入输出端IO、 一第二输入输出端OI、 一电源端VCC以及一接地端GND。所述 控制端C接所述NM0S场效应管Q1的漏极，并通过所述电阻R4接所述系统电压5V—SYS，所述第 一输入输出端IO接所述CPU 20的一引脚Y3tt，所述第二输入输出端OI接所述VRM IO的电源状 态指示引脚PSItt，所述电源端VCC接所述系统电压5V-SYS，所述接地端GND接地。当所述控制 端C为高电平时，所述第一输入输出端IO和第二输入输出端OI之间的通路导通；当所述控制 端C为低电平时，所述第一输入输出端IO和第二输入输出端OI之间的通路断开。
所述稳压电路500包括一电阻R6和一可调稳压二极管D1 。所述可调稳压二极管D1包括第 一端l、第二端2以及第三端3。所述可调稳压二极管D1的第一端1为控制端，其第二端2为阴 极，其第三端3为阳极。所述可调稳压二极管D1的第一端1和第二端2相连，其第二端2通过所 述电阻R6接所述系统电压5V—SYS，并与所述双运算放大器Ul的第四输入端IN2-相连，可调稳 压二极管的第三端3接地。所述稳压电路500提供一参考电压给所述双运算放大器U1并将所述 参考电压稳压。
当电脑开机时，所述BIOS通过侦测CPU的地址确定所述CPU 20的类型，若确定所述CPU 20为没有PSI功能的CPU，所述BIOS输出所述CPU识别信号为高电平，所述NM0S场效应管Q1、 Q2导通，所述NM0S场效应管Q1导通使所述单路双向开关Q5的控制端C为低电平，所述第一输 入输出端IO到第二输入输出端OI之间的通路断开，使所述CPU 20的引脚Y3tt与所述VRM IO的 电源状态指示引脚PSItt断开，所述NM0S场效应管Q2导通使所述NM0S场效应管Q4的源极接地。 所述双运算放大器U1的一第一运算放大器将所述电流监控引脚頂ONtt输出的电流监控信号进 行放大，再通过一第二运算放大器将所述电流监控信号与所述稳压电路500提供的参考电压 进行比较。当所述CPU 20的负载减轻时，即电脑处于空闲状态，所述VRM IO的电流监控引脚 頂ONtt输出的电流监控信号低于所述参考电压，则所述双运算放大器U1的第二输出端0UT2输 出一个低电平信号，所述NM0S场效应管Q3截止，所述NM0S场效应管Q4导通，所述VRM 10的电 源状态指示引脚PSI tt通过所述NM0S场效应管Q4、 Q2接地，其电位被拉低使所述VRM IO为所 述CPU 20供电的相数减少，从而减少所述VRM IO的电能损耗。若所述BIOS确定所述CPU 20的类型为有PSI功能的CPU，则所述BIOS输出所述CPU识别信 号为低电平。所述NM0S场效应管Q1、 Q2截止，所述NM0S场效应管Q1截止使所述单路双向开关 Q5的控制端C为高电平，所述单路双向开关Q5的第一输入输出端I0到第二输入输出端0I之间 的通路导通，所述丽0S场效应管Q2截止使所述丽0S场效应管Q4的源极悬空，所述NMOS场效应 管Q4截止，所述双运算放大器U1输出的电压信号就无法通过所述NM0S场效应管Q3、 Q4到达所 述VRM lO的电源状态指示引脚PSItt。由于有PSI功能的CPU本身可侦测电流的变化，所以当 所述CPU 20的负载减轻时，即电脑处于空闲状态，所述CPU 20侦测到自身的电流低于某一参 考值，则其引脚Y3tt输出一低电平通过所述单路双向开关Q5将所述VRM IO的电源状态指示引 脚PSItt的电位拉低，使所述VRM IO为所述CPU 20供电的相数减少，从而减少所述VRM IO的电 能损耗。
上述CPU供电电路可根据BIOS输出的CPU识别信号来控制第一控制电路IOO，当CPU识别信 号为高电平时第一控制电路100输出第一控制信号为低电平使开关电路400断开，运算放大电 路300在CPU 20负载减轻时输出第二控制信号为低电平，VRM IO的电源状态指示引脚PSItt通 过第一控制电路100和第二控制电路200接地，使VRM IO为CPU 20供电的相数减少；当CPU识 别信号为低电平时，第一控制电路100输出第三控制信号为高电平使开关电路400导通，则 CPU 20在负载减轻时通过开关电路400拉低VRM IO的电源状态指示引脚PSItt的电位，VRM 10 为CPU 20供电的相数，从而减少VRM IO的电能损耗。
权利要求
1.一种CPU供电电路，包括一第一控制电路，与一主机板基本输入输出系统相连以接收一CPU识别信号；一开关电路，与所述第一控制电路相连，并接在一CPU与一电压调节模块的电源状态指示引脚之间；一运算放大电路，与所述电压调节模块相连以接收电压调节模块的电流监控信号；以及一第二控制电路，与所述运算放大电路、第一控制电路以及电压调节模块的电源状态指示引脚相连；当所述CPU识别信号为高电平及所述电压调节模块输出的电流监控信号小于所述运算放大电路的一参考信号时，所述第一控制电路输出一第一控制信号使所述开关电路断开，所述运算放大电路输出一第二控制信号使所述第二控制电路控制所述电源状态指示引脚接地，进而使所述电压调节模块为所述CPU供电的相数减少；当所述CPU识别信号为低电平及所述CPU的电流小于某一参考值时，所述第一控制电路输出一第三控制信号，使所述开关电路导通，所述CPU通过所述开关电路控制所述电源状态指示引脚为低电平，进而使所述电压调节模块为所述CPU供电的相数减少。
2 如权利要求1所述的CPU供电电路，其特征在于所述运算放大电 路与一稳压电路相连，所述稳压电路提供所述参考信号，所述稳压电路包括一稳压二极管， 所述稳压二极管的阴极接所述运算放大电路，并通过一电阻接一系统电压，其阳极接地。
3 如权利要求2所述的CPU供电电路，其特征在于所述稳压二极管 为一可调稳压二极管，所述可调稳压二极管还包括一控制端，其控制端与其阴极相连。
4 如权利要求1所述的CPU供电电路，其特征在于所述第一控制电 路包括一第一开关和一第二开关，所述第一开关的第一端接所述主机板基本输入输出系统以 接收所述CPU识别信号，其第二端接所述开关电路，其第三端接地；所述第二开关的第一端 接所述第一开关的第一端，其第二端接所述第二控制电路，其第三端接地。
5 如权利要求4所述的CPU供电电路，其特征在于所述第二控制电 路包括一第三开关及一第四开关，所述第三开关的第一端接所述运算放大电路，其第二端通 过一电阻接一系统电压，其第三端接地；所述第四开关的第一端接所述第三开关的第二端， 其第二端接所述电压调节模块的电源状态指示引脚，其第三端接所述第二开关的第二端。
6 如权利要求5所述的CPU供电电路，其特征在于所述第一开关、 第二开关、第三开关以及第四开关均为一NMOS场效应管，其第一端、第二端和第三端分别对 应所述NMOS场效应管的栅极、漏极和源极。
7 如权利要求1所述的CPU供电电路，其特征在于所述运算放大电 路包括一双运算放大器，所述双运算放大器包括一第一输入端、 一第二输入端、 一第三输入 端、 一第四输入端、 一第一输出端、 一第二输出端、 一电源端以及一接地端，所述双运算放 大器的第一输入端接所述电压调节模块的一电流监控引脚来接收所述电流监控信号，其第二 输入端通过一电阻接地，并通过另一电阻接其第三输入端，其第四输入端接一提供所述参考 信号的稳压电路，其第一输出端接其第三输入端，其第二输出端接所述第二控制电路，其电 源端接一系统电压，其接地端接地。
8 如权利要求1所述的CPU供电电路，其特征在于所述开关电路包 括一单路双向开关，所述单路双向开关包括一控制端、 一第一输入输出端、 一第二输入输出 端、 一电源端以及一接地端，所述单路双向开关的控制端接所述第一控制电路，并通过一电 阻接一系统电压，其第一输入输出端接所述CPU，其第二输入输出端接所述电压调节模块的 电源状态指示引脚，其电源端接所述系统电压，其接地端接地。
全文摘要
一种CPU供电电路，包括一第一控制电路，与一主机板基本输入输出系统相连以接收一CPU识别信号；一开关电路，与所述第一控制电路相连，并接在一CPU与一电压调节模块的电源状态指示引脚之间；一运算放大电路，与所述电压调节模块相连以接收电压调节模块的电流监控信号；以及一第二控制电路，与所述运算放大电路、第一控制电路以及电压调节模块的电源状态指示引脚相连；当所述CPU识别信号为高电平及所述电压调节模块输出的电流监控信号小于所述运算放大电路的一参考信号时，所述开关电路断开，所述运算放大电路输出一第二控制信号控制所述电源状态指示引脚接地，进而减少所述CPU供电的相数，从而减少所述电压调节模块的电能损耗。
文档编号G06F1/32GK101581960SQ20081030225
公开日2009年11月18日 申请日期2008年6月20日 优先权日2008年6月20日
发明者磊 石 申请人:鸿富锦精密工业(深圳)有限公司;鸿海精密工业股份有限公司