专利名称：具有可配置的输入/输出的裸片设备及其控制方法
技术领域：
本发明大体上涉及集成电路，且更确切地说涉及集成电路输入/输出设计。
背景技术：
多芯片且甚至板级别的处理已经逐渐实施为单个芯片上的集成电路且持续如此发
展，其中单个芯片有时称为芯片上系统(soc)。 soc可向各种装置发送信号和从其接
收信号，所述装置例如是各种存储器装置、较低电平装置或执行非常专一化功能的装置。 每一类型的装置以及每一类型的装置的子类型可能需要或使用接口信号和路径，其必须 符合某种程度上特定的要求，且这些要求可能彼此不同。
通常由各种标准团体公布通常涉及电流强度、电压电平、输入和输出阻抗以及其它 事物的要求，但有些"标准"可能只是事实性标准或是装置制造商特定的。在任一情况
下，均可能需要SOC集成电路根据多个I/0标准的要求(同时或跨芯片的不同版本)提 供输入/输出(I/O)。
根据多种标准提供I/O在芯片设计中造成困难。与I/O有关的电路通常放置在I/O 插槽中，所述I/O插槽通常在围绕装置的外围的I/O环中。使用经配置而符合各种I/O 标准的不同I/O插槽可能会使设计时间增加。用一种类型的I/O插槽来替换另一种类型 的i/o插槽(例如针对芯片的不同版本)可能必须在1/0插槽外部进行再加工，而且必
须对设计的重要部分进行重新验证。此外，使用各种1/o插槽可能需要在面积和功率使
用方面进行折中，而且可能会使整体芯片性能降级。
更为复杂的是，1/0区段通常是在不同时候设计、从IP销售商处获得或集成到多个 芯片中。因此一般来说每一I/0凹槽是整装的。因此，每一 I/O垫可能需要其自身的功 率结构、静电放电(ESD)结构、参考电流和电压及校准。遗憾的是，可能会导致接口
复杂、设计低效且性能降级。举例来说，每一i/o插槽可能需要有唯一的功率结构、唯
一的总线且可能需要唯一的功率垫。此外，通常需要额外的硅区域以便形成不同的电压 参考，增加面积和功.率的使用，或可能会减少电压参考的数目，从而使芯片性能降级。
此外，可能需要针对每一不同类型的1/o插槽重复用以针对工艺、电压和温度变化
(PVT)提供适当1/0操作的校准电路，从而使设计复杂性及面积和功率要求增加。或者， 可减少或去除校准电路，且例如可增强输出电路驱动器以便始终提供指定的最小电流。遗憾的是，此解决方案会导致在正常操作期间提供过量电流，从而导致功率使用增加。
发明内容
本发明提供一种具有I/0环的裸片。在一个方面中，本发明提供一种可配置的输入/ 输出(I/O)块，其包括多个子单元及一金属层，所述金属层经配置以用提供符合选定 I/O要求的I/O介接的配置来耦合所述子单元中的选定子单元。
在另一方面中，本发明提供一种配置输入/输出(I/O)块的方法，所述方法包括 提供一个或一个以上I/O块，所述一个或一个以上I/O块中的每一者具有多个子单元； 确定所述一个或一个以上I/O块中的每一者的一个或一个以上要求；以及将所述I/O块 中的每一者金属化，以便用指示所述一个或一个以上要求的配置来耦合所述子单元中的 选定子单元。
在另一方面中，本发明提供一种具有集成电路的裸片，所述裸片包括一个或一个以 上可配置的输入/输出(I/O)块，所述I/O块中的每一者包括多个子单元；及一金属 层，其经配置以用提供指示I/O要求的I/O介接的配置来耦合所述子单元中的选定子单 元。
在另一方面中，本发明提供一种具有集成电路的裸片，所述裸片包括多个输入/输出 (I/O)块，所述多个I/O中的每一者具有电路，其经配置以根据一个或一个以上I/O 要求提供一个或一个以上I/0接口信号；及校准块，其经配置以向所述多个I/0块输出 信号，所述信号适于校准I/O块的电路以调整所述一个或一个以上I/O接口信号。
在另一方面中，本发明提供一种具有集成电路的裸片，所述裸片包括多个输入/输出 (I/O) ±央，所述多个I/O块中的每一者具有电路，其经配置以提供指示一个或一个以 上I/0要求的I/0信号；及参考块，其经配置以向所述I/0块输出适于调整所述I/0信号 的I/0信息信号。
在另一方面中，本发明提供一种控制裸片上的可配置输入/输出(I/O)块的方法， 所述方法包括提供多个I/0块，所述1/0块中的每一者具有经配置以根据要求提供1/0 介接的电路；在所述多个I/0块中的每一者处接收I/0信息信号；以及调整针对I/0介
接产生的信号以具有指示i/o信息信号的信息的特性。
在另一方面中，本发明提供一种具有集成电路的裸片，所述裸片包括多个输入/
输出(I/O)块，所述多个i/o块中的每一者经配置以根据一个或一个以上i/o要求提供
I/O介接及一参考电压块，其经配置以向所述I/O块中的每一者输出电压参考信号，
所述电压参考信号经配置以将参考电压电平提供到所述i/o块中的每一者。在另一方面中，本发明提供一种具有集成电路的裸片，所述裸片包括多个输入/ 输出(I/O)块，所述多个I/0块中的每一者具有用以根据一个或一个以上I/0要求提供 一个或一个以上I/0信号的电路； 一参考电压块，其经配置以向所述1/0块中的每一者 输出指示电压电平的信号；及一校准块，其经配置以向所述多个I/0块输出信号，所述 信号经配置以校准所述一个或一个以上I/O信号。
在另一方面中，本发明提供多个裸片，其每一者具有集成电路，所述集成电路包含 形成多个I/0插槽的输入/输出(1/0)环，所述裸片中的每一者具有位于所述I/0环中的 电路元件的共用承框，所述电路元件中的至少一些电路元件布置在子单元中，其中金属 化基于每一 I/O插槽的选定I/O标准连接所述子单元中的仅仅一些子单元。
在研究了本揭示内容后，会更全面地理解本发明的这些方面和其它方面。
图1是根据本发明的实施例的可经配置以根据一个或一个以上不同要求提供I/O的
裸片的方框图。
图2是根据本发明的多个方面的可配置的输入/输出(I/O)插槽的方框图。 图3是根据本发明的实施例的配置一个或一个以上I/O插槽的方法的流程图。 图4是包含一个或一个以上可配置的I/O插槽和耦合到I/O垫中的一者或一者以上 的参考单元的裸片的方框图。
图5是包含耦合到校准单元的参考电压单元的参考单元的方框图。 图6是根据本发明的实施例的校准单元的电路图。
图7A-N说明根据本发明的实施例的I/O插槽的子单元中使用的实例性电路。 图8是说明控制裸片上的可配置的I/O插槽的方法的流程图。
具体实施例方式
图1是包含多个输入/输出(I/O)插槽100的裸片110的方框图。在大多数实施例 中，所述裸片是芯片上系统(soc)。所述裸片包含散置有金属层的半导体材料层，所
述半导体材料经过适当处理且所述金属层经过图案化以形成集成电路。如所说明的，裸
片的中央区域提供用于由soc执行任务的逻辑和其它功能，且围绕裸片的外围定位有 1/0插槽。为了清楚起见，图1中仅仅展示了若干I/0插槽，通常整个外围(除了拐角) 均含有I/0插槽，且外围形成裸片的1/0环。
1/0插槽每一者导线连接到单独的1/0垫(未图示)，所述i/o垫提供从外部装置接
收信号和向外部装置发送信号的路径。每一 1/0插槽通常应根据一个或一个以上不同要
7求来发射和/或接收信号。 一般来说，所述一个或一个以上要求与电流相关要求、电压相 关要求或阻抗相关要求有关。所述要求可能会(且通常)依据特定I/0插槽应符合的接 口标准而不同。在许多实施例中，经由与电源总线的功率连接或通过连接特定功率信号 的金属化图案而提供灵活的电源域，其中例如有各种功率信号可用于所述插槽中的每一 者。
每一I/0插槽由晶体管的承框(base template)形成，且在一些实施例中由额外的电 阻元件且可能由电容性或电感性元件形成。在大多数实施例中，承框包含足够的组件从 而允许依据多个I/0标准中的任一种构造I/0插槽。因此，在大多数实施例中，任何1/0 插槽均可根据多个I/O标准中的任一种而经配置以供使用，这与其它I/O插槽的配置无 关。通过使用不同的金属化图案来实现在承框内将组件互连以形成I/0插槽。因此，晶 片半导体处理对于针对不同I/O配置的芯片可以是相同的，其中金属化处理中的差别用
于提供不同的I/0配置。因此，可将i/o插槽视为金属可配置i/o插槽。
优选承框的所有或大体上所有晶体管具有经受工艺变化的相同的宽度/长度比。在一 些实施例中，承框的晶体管全部或大体上全部具有宽度/长度比，从而适合相同的造型参 数。然而，在一些实施例中，承框包含多个具有不同的宽度/长度比和多种电阻器类型和 尺寸的晶体管。共同尺寸的晶体管的承框的使用通常使产量增加，而且常常使造型准确
度提咼o
图2是根据本发明的实施例的实例性可配置输入/输出(I/O)插槽的方框图。所述 1/0插槽包含阻抗匹配和终端区段210、转换区段230和如图2所示的逻辑区段250。在 一些实施例中，每一承框可配置为功率/接地垫。
阻抗匹配和终端区段包含由若干排晶体管和电阻器形成的子单元260。选定子单元 通过金属化而耦合，以便提供在符合选定1/0标准的阻抗范围内的操作。在大多数实施 例中，选定子单元以各种方式并联和/或串联地耦合在一起，以便提供适当的阻抗范围或 终端特性。
在子单元内，晶体管中的选定晶体管接通或断开，以提供根据选定1/0标准而校准 的阻抗或终端。在一个实施例中，所述阻抗或终端子单元中的每一者包含多个上拉结构， 其耦合到多个下拉结构。
转换区段包含集成电路元件，其用以将信号从核心逻辑电压域转换成1/0电压域。 在一些实施例中，也提供用以在核心逻辑域与1/0域之间转换电流的集成电路元件。转 换区段包含足够数目和类型的集成电路组件(主要是各种晶体管和电阻器)，所述组件
可通过金属化而互连，以便提供核心逻辑域与由各种标准指定的多个i/o域中的任一者之间的转换。在一个实施例中，且如图2中所说明，转换区段包含电流和电压子区段270、 接收器子区段280和前驱动器子区段290。
所述电流和电压子区段通常包含电流和偏压转变器。优选所述电流和偏压转变器接 收偏压和参考电流，并产生供在核心域和1/0域两者中使用的偏压和参考电流。依据选 定1/0标准，不同的转变器配置可通过金属化而耦合以供在集成电路中使用。
接收器子区段由多个晶体管组成，所述多个晶体管形成多个栅极。可将所述多个栅 极视为大量栅极，其中所述大量栅极中的栅极中的仅选定栅极依据选定标准而通过金属 化互连。接收器子区段通常经配置以在核心域中实施比较器、电平转变，且在一些实施 例中实施一些逻辑操作。
前驱动器子区段也由多个晶体管组成，所述多个晶体管形成多个栅极。也可将所述 多个栅极视为大量栅极，其中所述大量栅极中的栅极中的仅选定栅极依据选定标准而互
连。前驱动器子区段通常通过金属化而经配置以在i/o域中提供电平转变、转换速率控
制和逻辑操作。
逻辑区段经配置以基于通过多个栅极的金属化而进行的选择性互连而接收和发射 信号并执行基于逻辑的功能。逻辑区段包含用以从位于I/O插槽内部的电路和位于I/O 插槽外部的电路接收信号和向其发射信号的电路。逻辑区段还包含可通过金属化而配置 以执行复杂的1/0功能性、用户定义的测试功能和高速逻辑功能的电路。在各种实施例 中，逻辑区段经配置以执行联合测试行动组(JTAG)测试、编码、解码、多路复用、多 路分用、时钟再同步或其它功能中的一者或一者以上。
图3是说明根据本发明的实施例的配置一个或一个以上I/O插槽的方法的流程图。 在许多实施例中，I/O插槽如相对于图2或相对于其它图所描述。在方框300中，方法 通过在一个或一个以上I/O插槽中提供子单元而配置I/O插槽。方法在方框310中为I/O 插槽中的每一者确定一个或一个以上要求。在方框320中，方法使I/0插槽中的每一者 金属化，以便将选定子单元耦合在一起，且在一些实施例中将选定栅极耦合在一起，且 /或在另外一些实施例中，将子单元的晶体管耦合在一起。方法可因此按照需要通过金属 化来配置1/0插槽，从而提供在裸片的1/0环上的1/0指派的灵活性。
在一个实施例中，I/O插槽中的每一者具备多个子单元，所述子单元在I/0插槽上 是相同的。在其它实施例中，I/O插槽具备多个子单元，所述子单元在I/O插槽上是不 同的。在一个实施例中，子单元中的每一者配置有多个电路元件，所述电路元件由半导 体材料制造。在一个实施例中，I/O插槽的子单元中的每一者包含相同的电路元件。在 另一实施例中，1/0插槽的子单元中的一者或一者以上包含不同的电路元件。
9在另一实施例中，子单元中的每一者包含若干排组件，其包含短沟道和长沟道的薄 氧化物晶体管和厚氧化物晶体管及多个电阻器类型和尺寸以实现不同的配置，例如以便 在不同的i/o插槽上满足不同的i/o要求。
在一个实施例中，基于i/o插槽的配置所针对的所要i/o要求来确定i/o插槽中的 每一者的一个或一个以上要求。在各种实施例中，所述要求包含阻抗要求、电压要求、 电流要求和可编程逻辑功能。可基于i/o介接的需要来确定所述要求。i/o介接的需要 可由1/0插槽的设计者确定。
在一个实施例中，每一 i/o插槽通过提供设置在含有i/o插槽的子单元的层上的金 属层(适当时使用通孔)而金属化。在各种实施例中，所述金属层设置在含有子单元的 层上，使得一个或一个以上选定子单元以各种方式连接，以便形成选定子单元配置。在 一些实施例中，所述子单元串联和/或并联耦合。在许多情况下，子单元的金属化配置指 示确定为i/o插槽所需要的要求。而所述要求在许多情况下又指示i/o插槽介接时应使 用的I/0标准。所述要求可包含阻抗、电压和电流要求。因此，子单元配置根据i/o插 槽的配置而带来阻抗、电压和/或电流性能。
此外，不同的i/o插槽可根据相同或不同的i/o要求而配置。因此，例如邻近的i/0
插槽可根据相同i/o要求或不同i/o要求来配置。
在一些实施例中，i/o插槽包含两个或两个以上层的子单元，其中在每两层子单元 之间设置有金属层。金属层中的通孔经配置以将第一层子单元中的--个或一个以上子单 元与第二层子单元中的一个或一个以上子单元耦合，因而形成多维子单元配置。在另一 实施例中，金属层还可将相同层中的子单元耦合在一起，以形成一维子单元配置。因此， 例如第一 i/o插槽的金属层可以不同于第二 i/o插槽的金属层的方式配置，以根据第一 i/o插槽和第二 i/o插槽的不同要求提供介接。
在一个实施例中，i/o插槽中的每一者的子单元中的每一者包含相同的电路元件。 在另一实施例中，1/0垫中的每一者的子单元中的一者或一者以上包含不同的电路元件。
在一个实施例中，所述电路元件包含晶体管、电阻器等。在一个特定实施例中，所述电 路元件形成上拉晶体管电路和下拉晶体管电路及其它电路。
一个或一个以上i/o插槽可经配置以根据不同要求来提供i/o介接。在一个实施例 中，第一 i/o插槽经配置以根据互补金属氧化物半导体(cmos)要求提供介接，且第 二1/0插槽经配置以根据晶体管一晶体管逻辑(ttl)提供介接。然而，1/0插槽的子单 元配置可使得i/o插槽根据多个i/o要求中的任何其它要求而介接，所述多个i/o要求 例如是hstl、 lvds、 cml、 pecl、 dac、 adc、 sstl、 usb、 12c中的一些或全部的要求或其它要求。
图4是包含一个或一个以上可配置的I/O插槽400和耦合到I/O插槽中的一者或一 者以上的参考单元410的裸片的方框图。在一个实施例中，I/O垫400中的每一者均耦 合到参考单元。在大多数实施例中，所述参考单元包括带隙电路的元件，其也可被称为 带隙电压参考电路。在一个实施例中，所述参考单元也耦合到中继器420，中继器420 耦合到I/0插槽中的一者或一者以上。
参考单元包含经配置以提供电压参考信号的电路。在一些实施例中，所述参考单元 也经配置以提供电流参考信号。电压参考信号由I/O插槽接收。1/0插槽中的每一者包
含用于在产生电压和电流偏置以用于i/o插槽(例如由1/0插槽中的比较器和电平移位
器使用)时使用电压参考信号且在适用时使用电流参考信号的电路。所述用于在产生电
压和电流偏置时使用电压参考信号的电路依据针对i/o插槽选定的金属化图案而不同，
其中选定金属化部分是依据I/O插槽将实施的I/O要求。此电路在I/O插槽的一些实施 例(例如相对于图2描述的实施例)中位于转换区段的电流和电压子区段中，因此所述 电路依据通过不同的金属化图案耦合在一起的电路元件而经配置以产生可能不同的电 压和电流偏置。因此，参考单元向所有I/O插槽产生参考电压和电流，而不管配置I/O
插槽所使用的i/o标准如何。
在一个实施例中，参考单元在裸片设计者确定的位置处位于裸片上，且I/0插槽中 的每一者围绕裸片的外围而定位。在大多数实施例中，参考单元位于接近裸片的拐角处。
中继器包含用以再产生由参考单元提供的参考信号的电路。在大多数实施例中，中 继器单元可嵌入在接近裸片的拐角处，通常在不同于参考单元可能位于的拐角的拐角处。
在许多实施例中，配合参考单元使用校准单元，且在一些实施例中可将校准单元视 为参考单元的一部分或与参考单元共同定位。优选使用裸片上的单个校准单元来产生供 每一I/0插槽使用的校准信号，而不管1/0插槽可能具有不同1/0标准。1/0插槽使用校 准信号来实现例如特定输入/输出阻抗。因此，可使用共用承框和单个校准单元来根据多 个1/0标准提供I/O。
也在具有不同I/O标准的多个I/O插槽上提供统一的静电放电(ESD)结构。所述 统一的ESD结构优选是针对I/0标准(包含功率或接地垫的任何要求)中的任一者的最 大值额定的ESD结构。此ESD结构的使用使得裸片的设计和构造简化。此外，统一 ESD 结构的使用允许I/O环上的各种标准的I/O插槽的指派的灵活性提高，且允许接地和功 率插槽的指派中的灵活性。接地和功率插槽的指派中的灵活性允许向！/0环中的任何I/0插槽指派接地或功率垫。
图5是根据本发明的多个方面的裸片的多个部分的实施例的方框图。参考电压/电流 产生器510提供参考电压信号且任选地提供参考电流信号。在许多实施例中，所述参考 电压/电流产生器包括带隙电路，可从所述带隙电路导出参考电压。将所述参考电压信号 和任选的参考电流信号提供到阻抗校准电路520。相对于图6论述实例性阻抗校准电路。 所述阻抗校准电路产生校准信号，其连同参考电压信号和参考电流信号一起被提供到 I/O插槽530。在一些实施例中，且如图5中说明，也将校准信号和参考信号提供到中继 器电路540，中继器电路540将所述信号提供到其它I/O插槽550。
在一个实施例中，所述参考电压/电流产生器是经配置以输出指示裸片的半导体材料 的带隙的信号的电路。因此，所述参考电压单元可以是一带隙电路，所述带隙电路产生 包含指示参考电压电平的信息的准确的电压参考信号。在一些实施例中，参考电压单元 是经配置以输出一信号的电路，所述信号在包含根据本发明的多个方面的裸片的晶片堆 (wafer lot)的工艺电压温度(PVT)变化上相当稳定。
将所述参考电压信号分配给I/O垫中的每一者。在每一 I/O垫内在局部转换电压参 考信号，以便符合I/O垫经配置以操作时使用的1/0标准的要求。在一个实施例中，校 准单元包含经配置以输出指示激活一个或一个以上电路元件的指令的校准信号(通常采 用多个信号的形式)的电路。所述电路元件中的每一者包含在接收校准信号的1/0插槽 的子单元中。在许多实施例中，所述信号采用提供校准代码的多个信号的形式，所述校 准代码指示例如应被激活的上拉晶体管的数目及应被激活的下拉晶体管的数目。在一个 实施例中，所述信号包含指示子单元中的哪些电路元件将加电/断电的信息。 一般来说， 将校准信号或校准信号的多个部分提供到电路元件的选定栅极。
图6是根据本发明的实施例的校准单元的半示意性半框图。带隙电路611提供指示 裸片的带隙的信号。指示裸片的带隙的信号由比较器615接收。比较器将所述信号与从 下拉结构617反馈的电压带隙(VBG)信号进行比较。所述下拉结构包含一对支脚，所 述支脚每一者具有串联的晶体管和电阻器。第一支脚包含外部电阻器，其电阻可被准确 地指定。第二支脚包含可变电阻。所述可变电阻可用多种方式形成。在一些实施例中， 可变电阻包含并联的电阻，其中不同的电阻基于控制信号来接收电流。从第一支脚的中 点获取VBG信号。从第二支脚的中点获取下拉结构的输出。
下拉结构支脚的输出由另一比较器619接收。所述另一比较器也接收VBG信号作 为输入。所述另一比较器的输出由状态机621接收。所述状态机经配置以产生控制信号， 所述控制信号被提供到第二支脚的可变电阻，且所述控制信号可称为下拉结构校准信号。由于比较器615有效地将VBG信号驱动为等于带隙信号，且所述另一比较器619 提供指示VBG与第二支脚的中点之间的差异的信号，所以状态机621能够确定下拉结 构校准信号，以便调整可变电阻，从而考虑到工艺和温度变化。状态机621也经配置以 产生下拉校准代码以供分配给各种1/0插槽，其中所述下拉校准代码大体上与下拉结构 校准代码匹配。
图6的电路还包含下拉结构625。所述下拉结构625包含两个支脚，其中裸片上的 相等电阻器形成第一支脚且可变电阻形成第二支脚。下部可变电阻的电阻由下拉结构校 准代码确定。比较器627从两个支脚中的每一者的中点接收信号，且将输出提供到状态 机629。状态机629经配置以产生提供到第二支脚的上部可变电阻的上拉结构校准代码 和通常与上拉结构校准代码匹配的上拉校准代码两者以供分配给I/0插槽。因此，可校 准下拉结构，且经过校准的下拉结构用于校准上拉结构。在大多数实施例中，校准是作 为加电过程的一部分自动执行。在一些实施例中，可依据命令(来自外部来源或来自裸 片上的较高电平逻辑)来执行校准。此外，在一些实施例中，可在执行校准之后将上拉 结构和下拉结构断电。
因此，在一个实施例中，校准电路经配置以将指示从参考电压单元输出的信号的信 息与指示裸片上的工艺电压温度变化的信号进行比较。所述校准电路根据比较结果推断 出校准代码。校准电路使用多个状态机来计算校准代码。校准电路将校准信号输出到1/0 子单元中的每一者。校准信号包含指示校准代码的信息。
图7A-N是阐明1/0插槽的子单元的多个方面的取样电路示意图。 一般来说，每一 I/O插槽接收从校准输出的信号，且根据来自校准单元的信号的内容来调整其I/O阻抗 特性。图7A是提供对提供阻抗校准的子单元的一些实施例的概念性理解的示意图。在 图7A中，多个上拉晶体管711并联耦合到VDD，且多个下拉晶体管耦合到VSSQ。上 拉电阻器715将上拉晶体管耦合到共用节点，且下拉电阻器717将下拉晶体管耦合到共 用节点。上拉晶体管和下拉晶体管中的不同晶体管分别依据上拉校准代码和下拉校准代 码而被激活。
图7B和图7C概念性说明用于互补1/0信令子单元的电路。图7D概念性说明用于 LVDS输出子单元的电路。图7E概念性说明用于CML和PECL输出子单元的电路。图 7F概念性说明用于LVCMOS、 TTL、 SSTL、 HSTL和其它输出子单元的电路。图7G概 念性说明用于ECL输出子单元的电路。图7H概念性说明用于开放漏极输出子单元的电 路。图7I概念性说明用于开放源极输出子单元的电路。图7J概念性说明用于差分终端 子单元的电路。图7K概念性说明用于差分终端的电路。图7L概念性说明用于单端并联终端子单元的电路。图7M概念性说明用于单端上拉终端子单元的电路。图7N概念性 说明用于单端下拉终端的电路。
图8是说明调整裸片上的可配置的1/0插槽的阻抗特性的过程的流程图。在所述过 程的一个实施例中，在方框810中，所述过程提供多个I/0插槽。多个I/0插槽中的每 一者包含经配置以根据I/O接口要求来提供I/O介接的电路。插槽中的每一者的I/O接 口要求可与其它插槽的1/0要求相同或不同。在方框820中，将I/0参考信号和校准信 号提供到所述多个I/0插槽中的每一者。在方框830中，所述I/O插槽调整I/O阻抗特 性。
因此，本发明提供用于集成电路的1/0方法和电路。虽然已相对于特定实施例描述 了本发明，但应认识到，本发明包括权利要求书和由本揭示内容支持的其非实质性变化。
权利要求
1.一种可配置的输入/输出(I/O)块，其包括多个子单元；以及金属层，其经配置以用按照选定I/O要求提供I/O介接的配置来耦合所述子单元中的选定子单元。
2. 根据权利要求1所述的可配置的输入/输出(I/O)块，其进一步包括-逻辑区段，其经配置以执行逻辑功能，且与所述子单元中的一者或一者以上通信； 以及电路，其经配置以转换适于在所述逻辑区段与所述子单元中的一者或一者以上之 间传输的信号，以便在所述逻辑区段与所述子单元中的一者或一者以上之间通信。
3. —种配置输入/输出(I/O)块的方法，所述方法包括提供一个或一个以上I/O块，所述一个或一个以上I/O块中的每一者具有多个子 单元；为所述一个或一个以上I/0块中的每一者确定一个或一个以上耍求；以及将所述i/o块中的每一者金属化以用指示所述一个或一个以上要求的配置耦合所述子单元中的选定子单元。
4. 一种具有集成电路的裸片，所述裸片包括-一个或一个以上可配置的输入/输出(I/O)块，所述I/0块中的每一者包括多个子单元；以及金属层，其经配置以用指示I/O要求的提供I/O介接的配置来耦合所述子单元 中的选定子单元。
5. 根据权利要求4所述的裸片，其进一步包括参考块，所述参考块经配置以向所述I/0 块中的每一者输出用于调整所述I/O介接的信号。
6. 根据权利要求5所述的裸片，其中所述信号包含参考电压电平和指示所述多个所述 子单元中的一个或一个以上电路元件的所要功率状态的信号，且其中所述参考块包含经配置以向所述多个所述i/o块输出指示所述多个所述子单元中的一个或一个以上电路元件的所述所要功率状态的所述信号的校准块。
7. 根据权利要求6所述的裸片，其中所述参考块进一步经配置以向所述I/0块中的每 一者输出指示参考电流电平的信号。
8. —种具有集成电路的裸片，所述裸片包括多个输入/输出(I/O)块，所述多个所述I/O块中的每一者具有经配置以根据一 个或一个以上I/O要求提供一个或一个以上I/O接口信号的电路以及校准块，其经配置以向所述多个所述I/O块输出适于校准所述I/O块的所述电路 以调整所述一个或一个以上1/0接口信号的信号。
9. 根据权利要求8所述的裸片，其中所述校准块经配置以提供供所述I/O块用来调整 所述I/O块的阻抗特性的校准信号。
10. 根据权利要求8所述的裸片，其中所述校准块经配置以选择将一个或一个以上上拉 晶体管或一个或一个以上下拉晶体管加电/断电。
11. 根据权利要求8所述的裸片，其中所述校准块包括电路，所述电路经配置以将指示参考电压电平的信号与指示感测到的工艺一电压一温度变化的信号进行 比较；以及产生指示所述I/O块的所述电路的一个或一个以上电路元件将被加电/断电的信号。
12. —种具有集成电路的裸片，所述裸片包括多个输入/输出(I/O)块，所述多个所述I/O块中的每一者具有经配置以提供指 示一个或一个以上I/0要求的I/0信号的电路；以及参考块，其经配置以向所述I/0块输出适于在调整所述I/0信号中使用的1/0信息信号。
13. 根据权利要求12所述的裸片，其中所述I/O要求中的每一者包括电压要求、电流 要求或阻抗要求中的至少一者。
14. 根据权利要求12所述的裸片，其中所述I/O信息信号包括适于在校准所述I/O块 的所述电路中使用的信息。
15. —种控制裸片上的可配置的输入/输出(I/O)块的方法，所述方法包括提供多个I/O块，所述I/O块中的每一者具有经配置以根据要求提供I/O介接的 电路；在所述多个所述I/0块中的每一者处接收I/0信息信号；以及调整针对I/O介接产生的信号以具有指示所述I/O信息信号的信息的特性。
16. 根据权利要求15所述的方法，其中在校准所述电路之后调整所述信号。
17. 根据权利要求16所述的方法，其中校准所述电路包括选择所述电路的一个或一个 以上电路元件以进行加电/断电。
18. —种具有集成电路的裸片，所述裸片包括多个输入/输出(I/O)块，所述多个所述i/o块中的每一者经配置以根据一个或一个以上I/0要求提供I/0介接；以及参考电压块，其经配置以向所述i/o块中的每一者输出电压参考信号，所述电压参考信号经配置以将参考电压电平提供到所述I/0块中的每一者。
19. 一种具有集成电路的裸片，所述裸片包括多个输入/输出(I/O)块，所述多个所述I/0块中的每一者具有用以根据一个或 一个以上I/O要求提供一个或一个以上I/O信号的电路；参考电压块，其经配置以向所述I/0块中的每一-者输出指示电压电平的信号；以及校准块，其经配置以向所述多个所述I/0块输出经配置以校准所述一个或一个以 上I/0信号的信号。
20. —种裸片，其中多个所述裸片各自具有集成电路，所述集成电路包含形成多个1/0 插槽的输入/输出(I/O)环，所述裸片中的每一者具有位于所述I/O环中的电路元 件的共用承框，所述电路元件中的至少一些电路元件布置在子单元中，其中金属化 基于每一 I/O插槽的选定I/O标准连接所述子单元中的仅仅一些子单元。
21. 根据权利要求20所述的多个裸片，其中每一裸片进一步包含操作性地将参考电压 提供到所述I/0插槽中的每一者的单个参考单元。
22. 根据权利要求21所述的多个裸片，其中每一裸片包含用于将校准信号提供到所述 I/O插槽中的每一者以供所述I/O插槽用于实现所要的阻抗特性的构件。
23. 根据权利要求20所述的多个裸片，其中所述I/O插槽中的每一者包含共用静电放 电(ESD)结构。
全文摘要
本发明揭示一种用于集成电路的金属可配置I/O结构。所述金属可配置I/O结构可针对多种I/O规范中的任一种的一者来配置。优选产生共用电压参考和共用电流参考以提供到多个I/O结构。
文档编号G06F17/50GK101617314SQ200880004244
公开日2009年12月30日 申请日期2008年2月4日 优先权日2007年2月6日
发明者丹尼尔·J·伍德沃德, 戴维·伊恩·韦斯特, 贝赫纳姆·马莱克科斯拉维 申请人:速桥有限责任公司