专利名称：波形数据读取速度较高的信号发生器的制作方法
技术领域：
本发明涉及一种信号发生器，特别涉及一种波形数据读取速度较高的直接数字频 率合成(DDS，Direct Digital Frequency Synthesis)信号发生器。
背景技术：
信号发生器作为常见的激励源，已经被广泛的应用到科学研究以及工业工程领 域。信号发生器的一个典型应用就是在实验室中模拟各种信号，作为待测电路和系统的输 入激励，为测试待测电路和系统的各种性能指标提供模拟环境。传统意义上的信号发生器 按其信号波形分为四大类(1)正弦信号发生器主要用于测量电路和系统的频率特性、非 线性失真、增益及灵敏度等；(2)函数(波形)信号发生器产生某些特定的周期性时间函 数波形(正弦波、方波、三角波、锯齿波和脉冲波)信号，除可供通信、仪表和自动控制系统 测试用外，还广泛用于其他非电测量领域；(3)脉冲信号发生器产生宽度、幅度和重复频 率可调的矩形脉冲的发生器，可用于测试线性系统的瞬态响应，或用作模拟信号来测试雷 达、多路通信和其他脉冲数字系统的性能；(4)随机信号发生器可用于模拟实际工作条件 中的噪声，将产生的随机信号引入待测系统，从而测定系统性能；可以给被测系统外加一个 已知噪声信号与系统内部噪声比较以测定噪声系数；还可以用随机信号代替正弦或脉冲信 号，以测定系统动态特性等。新一代的直接数字频率合成信号发生器由于不仅产生上述传统信号发生器的各 种固定波形外，还可以产生用户自定义的任意波形，因此已经逐渐成为信号发生器领域中 的主流技术。请参照图1，一种现有技术的直接数字频率合成信号发生器1包括相互连接的一 个控制系统10和一个通道单元18。控制系统10包括一个控制单元11、一个非易失性存储 器12、一个接口单元13、一个输入单元14和一个时钟单元111。通道单元18包括一个波 形处理单元15、一个数模转换单元16和一个随机存储器17。非易失性存储器12、输入单 元14、接口单元13分别连接到控制单元11，接口单元13和时钟单元111分别连接到波形 处理单元15，数模转换单元16和随机存储器18分别连接到波形处理单元15。控制单元11由DSP构成，非易失性存储器12由闪存(FLASH)构成，输入单元14 由键盘构成，接口单元13由FPGA构成，时钟单元111由晶振构成，波形处理单元15由FPGA 构成，随机存储器17由SRAM构成，数模转换单元16由DAC构成。非易失性存储器12内存储着信号发生器1运行的各种程序以及各种波表，该各种 波表包括内建波表和用户编辑的任意波表。内建波形是指预先固定存储在非易失性存储器 12中的常用波形，如正弦信号等。任意波形是指用户根据实际需要任意编辑或者采集的波 形，如模拟某一特殊状况下传感器输出的波形。控制单元11负责接收并解析输入单元14输入的指令信息、负责控制对非易失性 存储器12进行数据读写、负责将波表通过接口单元13转送至通道单元18、以及负责根据该 指令信息对通道单元18的参数进行配置等工作。
接口单元13用于将控制单元11发出的控制指令、传送的波表转送到通道单元18 上，并用于对通道单元18的输出进行控制。如果信号发生器1具有多个通道单元18时，接 口单元13用于将控制单元11发出的控制指令、传送的波表转送到指定的通道单元18上， 并用于对该指定的通道单元18的输出进行控制，如同步控制等。时钟单元111用于为通道单元18提供参考时钟信号。随机存储器17用于存储通道单元18将要或者正在输出的波形的波表。波形处理 单元15用于接收自接口单元13发送过来的波表并将其存入随机存储器17中，波形处理单 元15还用于对参考时钟信号变频而产生第一时钟信号并输出至数模转换单元16，还用于 按照第一时钟信号将随机存储器17中的波表读取出来并发送给数模转换单元16。数模转 换单元16用于按照第一时钟信号将接收到的波表进行数模转换，进而输出波形。请参照图2，随机存储器17包括N个地址端子171、M个数据端子172、一个读使能 端173和一个写使能端174，波形处理单元15包括N个地址端子151、M个数据端子152、一 个读使能端153和一个写使能端154。N个地址端子171和N个地址端子151都对应连接 到N条地址总线176，M个数据端子172和M个数据端子152都对应连接到M条数据线177， 读使能端173通过读使能信号线178与读使能端153相连，写使能端174通过读使能信号 线179与读使能端154相连。信号发生器1工作时，用户首先通过输入单元14选择需要输出的波形，控制单元 11根据用户所选择的波形，将与之对应的波表从非易失性存储器12中读取出来，并发送到 波形处理单元15。请参照图2和图3，该波表190包括多个波形数据Dtl Dn，多个波形数据Dtl Dn 是依序排列的。波形处理单元15接收该波表，写使能端154输出高电平使写使能端174置 为有效，N个地址端子151通过地址总线176向N个地址端子171输出地址信号来选定将要 写入数据的存储单元的地址，M个数据端子152将该波形数据Dtl Dn依次通过数据线177 发送到M个数据端子172，进而将该波表存储在随机存储器17内。该波表190存入随机存 储器17后仍然是按照Dtl Dn的顺序依次排列的，即Dtl Dn依序存储在一段地址连续的空 间内。将波表190全部存入随机存储器17内以后，波形处理单元15读使能端153输出 高电平使读使能端173置为有效，N个地址端子151通过地址总线176向N个地址端子171 输出地址信号来选定将要读出数据的存储单元的地址，M个数据端子152通过数据线177从 M个数据端子172不断的循环的依序的从随机存储器17中读取该波表190，并将读取出来 的部分数据送到数模转换单元16进行数模转换，从而实现模拟波形的输出。在需要输出的波形的精度较高、即对波形细节要求较高时，波表的长度会较长、单 位时间内的波形数据量较大。因此，在对波形细节要求较高的环境使用信号发生器1时，波 形处理单元15对随机存储器17中波形数据的读取速度仍显较慢，不能满足要求。
发明内容
为了解决现有技术信号发生器中随机存储器的数据读取速度较慢的问题，本发明 提供一种对随机存储器数据读取速度较快的信号发生器。一种信号发生器，其包括一个控制系统、一个与所述控制系统相连接的波形处理
4单元、一个与所述波形处理单元相连接的数模转换单元和多个随机存储器，所述多个随机 存储器公用地址线与所述波形处理单元相连接，每一个所述随机存储器由对应的数据线单 独与所述波形处理单元相连接。在本发明的一个实施方式当中，所述每一个所述随机存储器具有N个地址端子， 所述地址线的数量为N条，每一个所述随机存储器的N个地址端子都连接到所述N条地址 线。在本发明的一个实施方式当中，所述多个随机存储器公用读使能信号线和写使能 信号线与所述波形处理单元相连接。在本发明的一个实施方式当中，每一个所述随机存储器具有一个写使能端和一个 读使能端，每一个所述随机存储器的写使能端都连接到所述写使能信号线，每一个所述随 机存储器的写使能端都连接到所述写使能信号线。 在本发明的一个实施方式当中，所述控制系统向所述波形处理单元发送具有多个 波形数据的波表，所述多个随机存储器用来保存所述波表。在本发明的一个实施方式当中，所述波形处理单元缓存从控制系统接收到具有原 始顺序的所述波形数据并进行串并转换，再将与所述随机存储器数量相同多的所述波形数 据并行写入所述随机存储器。在本发明的一个实施方式当中，所述波形处理单元从每一个所述随机存储器中并 行读取一个所述波形数据，并将读取到的波形数据恢复为所述原始顺序。在本发明的一个实施方式当中，所述随机存储器的个数为M，第j个随机存储器中 依序保存所述波表中第j+i XM个波形数据，所述M为大于0的整数，j为大于0且小于等 于M的整数，i为大于等于0的整数。在本发明的一个实施方式当中，所述的控制系统包括控制单元、接口单元、输入单 元和非易失性存储器，所述接口单元、输入单元、非易失性存储器分别与所述控制单元相连 接，所述波表由所述接口单元输入、或者由所述输入单元编辑输入、或者预先存储在所述波 形存储单元内，所述波表由控制单元发送至所述波形处理单元。在本发明的一个实施方式当中，所述随机存储器为SDRAM，特别优选DDR2。本发明信号发生器由于采用了共多片的随机存储器，且随机存储器公用N条地址 线与波形处理单元连接，而单独使用对应的数据线与波形处理单元连接，使得读、写操作可 以同时针对随机存储器的相同地址，但是却可以在一个读、写操作中向随机存储器传输不 同的多个波形数据。由此可见，在一个读、写操作中可以实现多个波形数据的读写，成倍的 提高了数据读取速度。
图1是一种现有技术的直接数字频率合成信号发生器的模块结构示意图。图2是图1所示信号发生器中随机存储器的连接关系部分放大示意图。图3是波表190的结构示意图。图4是本发明一较佳实施方式的信号发生器的模块结构示意图。图5是图4所示信号发生器中随机存储器的连接关系部分放大示意图。图6是波表190的结构、波表中波形数据串并转换、以及并行存储过程的示意图。
图7是图4所示信号发生器工作时的步骤流程图。图8是将波表290存入随机存储器27a 27d的步骤的具体步骤流程图。图9是从随机存储器27a 27d读取波表290并进行数模转换的步骤的具体步骤 流程图。图10是波形数据读取过程、波形数据并串转换过程的示意图。
具体实施例方式下面介绍本发明信号发生器的一较佳实施方式。请参考图4，本发明一较佳实施方式的信号发生器2包括相互连接的一个控制系 统20和一个通道单元28。控制系统20包括一个控制单元21、一个非易失性存储器22、一 个接口单元23、一个输入单元24和一个时钟单元211。通道单元28包括一个波形处理单元 25、一个数模转换单元26和四个随机存储器27。非易失性存储器22、输入单元24、接口单 元23分别连接到控制单元21，接口单元23和时钟单元211分别连接到波形处理单元25， 数模转换单元26和随机存储器27分别连接到波形处理单元25。控制单元21由DSP构成，非易失性存储器22由闪存(FLASH)构成，输入单元24 由键盘构成，接口单元23由FPGA构成，时钟单元211由晶振构成，波形处理单元25由FPGA 构成，随机存储器27由DDR2构成，数模转换单元26由DAC构成。非易失性存储器22内存储着信号发生器2运行的各种程序以及各种波表，该各种 波表包括内建波表和用户编辑的任意波表。内建波形是指预先固定存储在非易失性存储器 22中的常用波形，如正弦信号等。任意波形是指用户根据实际需要任意编辑或者采集的波 形，如模拟某一特殊状况下传感器输出的波形。控制单元21负责接收并解析输入单元24输入的指令信息、负责控制对非易失性 存储器22进行数据读写、负责将波表通过接口单元23转送至通道单元28、以及负责根据该 指令信息对通道单元28的参数进行配置等工作。接口单元23用于将控制单元21发出的控制指令、传送的波表转送到通道单元28 上，并用于对通道单元28的输出进行控制。如果信号发生器2具有多个通道单元28时，接 口单元23用于将控制单元21发出的控制指令、传送的波表转送到指定的通道单元28上， 并用于对该指定的通道单元28的输出进行控制，如同步控制等。时钟单元211用于为通道单元28提供参考时钟信号。随机存储器27用于存储通道单元28将要或者正在输出的波形的波表。波形处理 单元25用于接收自接口单元23发送过来的波表并将其存入随机存储器27中，波形处理单 元25还用于对参考时钟信号变频而产生第一时钟信号并输出至数模转换单元26，还用于 按照第一时钟信号将随机存储器27中的波表读取出来并发送给数模转换单元26。数模转 换单元26用于按照第一时钟信号将接收到的波表进行数模转换，进而输出波形。请参照图5，每一个随机存储器27a 27d包括N个地址端子271、M个数据端子 272、一个读使能端273和一个写使能端274，波形处理单元25包括N个地址端子251、M个 数据端子252a、M个数据端子252b、M个数据端子252c、M个数据端子252d、一个读使能端 253和一个写使能端254。每一个随机存储器27a 27d的N个地址端子271都并联到N 条地址线261，公用N条地址线261与N个地址端子251相连接，因此每一个随机存储器27a 27d的N个地址端子271接收到的地址信号都与N个地址端子251上输出的地址信 号相同。每一个随机存储器27a 27d的读使能端273并联到读使能信号线263，公用读使 能信号线263与读使能端153相连，因此当读使能端253输出读操作信号时，每一个随机存 储器27a 27d的读使能端273都被置为有效状态。每一个随机存储器27a 27d的写使能端274并联到写使能信号线264，公用写使 能信号线264与写使能端254相连，因此当写使能端254输出写操作信号时，每一个随机存 储器27a 27d的写使能端274都被置为有效状态。随机存储器27a的M个数据端子272a通过对应的M条数据线262a与M个数据端 子252a相连接，随机存储器27b的M个数据端子272b通过对应的M条数据线262b与M个 数据端子252b相连接，随机存储器27c的M个数据端子272c通过对应的M条数据线262c 与M个数据端子252c相连接，随机存储器27d的M个数据端子272d通过对应的M条数据 线262d与M个数据端子252d相连接。请一并参照图4、图6和图7，信号发生器2工作时，按照如下步骤进行工作步骤Sl 用户选择波形的步骤；用户首先通过输入单元24选择需要输出的波形，控制单元21根据用户所选择的 波形，将与之对应的波表290从非易失性存储器22中读取出来，并发送到波形处理单元25。步骤S2 将波表290存入随机存储器27a 27d的步骤；请参照图4和图6和图8，步骤S2具体包括如下子步骤步骤S2. 1:缓存步骤；波表190包括多个波形数据Dtl Dn，多个波形数据Dtl Dn是依序排列的。波形 处理单元25陆续依序接收波表290的每个波形数据Dtl Dn，并将接收到的波形数据Dtl Dn缓存在波形处理单元25内部的一个缓存中。步骤S2. 2 串并转换步骤；将缓存的波形数据四个为一组转换为并行数据299。例如，当缓存获得波形数据 D0 D3后，就将其转换为并行方式的Dtl D3 ；当缓存获得波形数据D4 D7后，就将其转换 为并行方式的D4 D7;之后亦然。步骤S2. 3 存入随机存储器的步骤；波形处理单元25的写使能端254输出高电平使每一个随机存储器27a 27d的 写使能端274置为有效，地址端子251通过地址线261向每一个随机存储器27a 27d的 地址端子271输出地址信号来选定同样的地址。数据端子252a将波形数据Dtl通过数据线 262a发送到随机存储器27a ；同时的，数据端子252b将波形数据D1通过数据线262b发送 到随机存储器27b ；同时的，数据端子252c将波形数据D2通过数据线262c发送到随机存储 器27c ；同时的，数据端子252d将波形数据D3通过数据线262d发送到随机存储器27d。然 后，地址端子251输出的下一个地址，将D4 D7分别存储入随机存储器27a 27d。之后 以此类推，直到该并行数据299全部存入对应的随机存储器27a 27d。步骤S2. 3完成以后，若将随机存储器27a 27d分别表示为第1 4个存储器， 那么随机存储器27a 27d第j个存储器中依序保存所述波表中第j+i X4个波形数据，j 为大于0且小于等于4的整数，i为大于等于0的整数。
作为另外的变形实施方式，如果随机存储器的个数为M，则第j个存储器中依序保 存所述波表中第j+i XM个波形数据，所述M为大于0的整数，j为大于0且小于等于M的 整数，i为大于等于0的整数。步骤S3 从随机存储器27a 27d读取波表290并进行数模转换的步骤；请参照图4和图9和图10，步骤S2具体包括如下子步骤步骤S3. 1 读取波形数据的步骤；波形处理单元25的读使能端253输出高电平使每一个随机存储器27a 27d的 读使能端273置为有效，地址端子251通过地址线261向每一个随机存储器27a 27d的 地址端子271输出地址信号来选定同样的地址。数据端子252a将波形数据Dtl通过数据线 262a从随机存储器27a中读取出；同时的，数据端子252b将波形数据D1通过数据线262b 从随机存储器27b中读取出；同时的，数据端子252c将波形数据D2通过数据线262c从随 机存储器27c中读取出；同时的，数据端子252d将波形数据D3通过数据线262d从随机存 储器27d中读取出。然后，地址端子251输出的下一个地址，将D4 D7分别从储入随机存 储器27a 27d读取出。之后以此类推，读取出的波形数据为并行数据299。当读取完随机 存储器27a 27d的最后一个波形数据Dn_3 Dn后，地址端子251输出的地址信号卷回到 开始的地址，即Dtl D3对应的地址，重复上述步骤S3. 1。步骤S3. 1所读取的数据被存入 波形处理单元25内部的缓存中。步骤S3. 2 并串转换步骤；每当读取到将一组并行数据299后，便将该四个为一组的并行数据299恢复为原 始顺序的波表290，具体为设定同一组并行数据299中，按照来自随机存储器27a 27d的 顺序排列。例如，当缓存获得并行方式的Dtl D3后，将来自随机存储器27a的Dtl排在第1 位，将来自随机存储器27b的D1排在第2位，将来自随机存储器27c的D2排在第3位，将来 自随机存储器27d的D3排在第4位，之后以此类推。步骤S3. 3 数模转换步骤；每当一组并行数据299完成串并转换步骤而恢复成原始顺序的波表290后，再将 该波表290依序发送至数模转换单元26，数模转换单元26将每个波形数据Dtl Dn进行数 模转换，从而实现模拟波形的输出。本实施方式的信号发生器2由于采用了共四片的随机存储器27a 27d，且随机存 储器27a 27d公用读使能信号线263、公用写使能信号线264、公用N条地址线261与波 形处理单元25连接，而单独使用对应的数据线262a 262d与波形处理单元25连接，使得 读、写操作可以同时针对随机存储器27a 27d的相同地址，但是却可以在一个读、写操作 中向随机存储器27a 27d传输不同的四个波形数据。由此可见，在一个读、写操作中可以 实现四个波形数据的读写，成倍的提高了数据读取速度。作为另外的实施方式，本发明的信号发生器的随机存储器还可以为2个、3个或者 4个以上。随机存储器可以选自DDR、DDR3等其他SDRAM，也可以使用SRAM。由于SRAM相对于SDRAM来说容量小、功耗大、体积较大、且价格较高，但是SRAM的 读写速度高于SDRAM，因此采用本发明信号发生器的随机存储器的连接结构且搭配SDRAM 即可以在提高读写速度的同时，克服容量小、功耗大、体积较大、且价格较高的问题。
权利要求
1.一种信号发生器，其包括一个控制系统、一个与所述控制系统相连接的波形处理 单元、一个与所述波形处理单元相连接的数模转换单元和多个随机存储器，其特征在于所 述多个随机存储器公用地址线与所述波形处理单元相连接，每一个所述随机存储器由对应 的数据线单独与所述波形处理单元相连接。
2.根据权利要求1所述的信号发生器，其特征在于每一个所述随机存储器具有N个 地址端子，所述地址线的数量为N条，每一个所述随机存储器的N个地址端子都连接到所述 N条地址线。
3.根据权利要求1所述的信号发生器，其特征在于所述多个随机存储器公用读使能 信号线和写使能信号线与所述波形处理单元相连接。
4.根据权利要求3所述的信号发生器，其特征在于每一个所述随机存储器具有一个 写使能端和一个读使能端，每一个所述随机存储器的写使能端都连接到所述写使能信号 线，每一个所述随机存储器的写使能端都连接到所述写使能信号线。
5.根据权利要求1所述的信号发生器，其特征在于所述控制系统向所述波形处理单 元发送具有多个波形数据的波表，所述多个随机存储器用来保存所述波表。
6.根据权利要求5所述的信号发生器，其特征在于所述波形处理单元缓存从控制系 统接收到具有原始顺序的所述波形数据并进行串并转换，再将与所述随机存储器数量相同 多的所述波形数据并行写入所述随机存储器。
7.根据权利要求5所述的信号发生器，其特征在于所述波形处理单元从每一个所述 随机存储器中并行读取一个所述波形数据，并将读取到的波形数据恢复为所述原始顺序。
8.根据权利要求5所述的信号发生器，其特征在于所述随机存储器的个数为M，第j 个随机存储器中依序保存所述波表中第j+i XM个波形数据，所述M为大于0的整数，j为 大于0且小于等于M的整数，i为大于等于0的整数。
9.根据权利要求1所述的信号发生器，其特征在于所述的控制系统包括控制单元、接 口单元、输入单元和非易失性存储器，所述接口单元、输入单元、非易失性存储器分别与所 述控制单元相连接，所述波表由所述接口单元输入、或者由所述输入单元编辑输入、或者预 先存储在所述波形存储单元内，所述波表由控制单元发送至所述波形处理单元。
10.根据权利要求1所述的信号发生器，其特征在于所述随机存储器为SDRAM。
全文摘要
本发明公开了一种信号发生器，其包括一个控制系统、一个与控制系统相连接的波形处理单元25、一个与波形处理单元相连接的数模转换单元和多个随机存储器27a～27d，多个随机存储器27a～27d公用地址线271与波形处理单元25相连接，每一个随机存储器27a～27d由对应的数据线262a～262d单独与波形处理单元25相连接。本发明信号发生器对多个随机存储器27a～27d的数据读写速度较快。
文档编号G06F1/03GK102109876SQ200910243138
公开日2011年6月29日 申请日期2009年12月28日 优先权日2009年12月28日
发明者李维森, 王悦, 王铁军 申请人:北京普源精电科技有限公司