专利名称：飞速舍入装置的制作方法
技术领域：
本实用新型涉及一种舍入装置，特别涉及一种飞速舍入装置。
背景技术：
在采用位迭代算法来进行浮点除法，开方根运算和其他一些在线操作时，为了简 化倍商的生成，对商经常采用冗余形式表示。文献1 “A new class of digital division methods, IRETrans. Electron. Comput. , EC-7 (3) :88_92, Sept. 1958.禾口文献 Techniques of multiplication anddivision for automatic binary computers, Quarterly J. of Mechanics and Applied Mathematics，1958，11 (3) :364_384. ” 公开了一种经典的 SRT 方
法，该方法的选商范围为{-3，-￡1+1，...，-1，0，1，...￡1-1，￡1}，其中i < <〃’!·为SRT方法
的基。冗余形式的商有正有负，而最终的商需要常规下的形式，如补码或者原码形式。传统 的方法是在迭代中，将每步生成的商位保存在正负两个寄存器中，其中正商放在正寄存器 中，负商放在负寄存器中。然后在迭代结束后，将两个寄存器的值相加，产生常规形式下的 结果。这种方法在硬件电路上需要一个全位宽的进位传播加法器，时延上也需要一个加法 操作的时延。无论是电路面积和时延都是代价昂贵的。文 献 2 "0n-the-Fly Conversion of Redundant into Conventional Representations, IEEETransactions on Computers, Vol. C-36, No.7, July 1987, PP. 895-897.，，公开了一种飞速转换的方法，使用Q和QM寄存器代替传统方法的正，负寄存 器。其中Q为商值，QM为Q减去1。采用如下公式进行商的飞速转换 其中，Q[k]为第k次迭代时Q寄存器中的值，QM[k]为第k次迭代时QM寄存器中 的值，qk为第k次生成的商。采用文献2方法，可以在迭代运算一结束就获得结果，而且不需要进位传播加法 器，极大地节省了硬件和时延。同时这种方法还提供了额外的好处在位迭代中，余数有可 能负。这是，就需要对商减去1来进行结果矫正。而这种方法刚好也提供了商减去1的值， 即QM的值。从而不再需要一个减1器来执行矫正操作，节省了硬件和时延。但是，浮点运算还需要进行舍入操作，这就可能会向商的最后位进位，这就需要一 个加1器来执行。为了消除这个加1器带来的面积和时延上的影响。参照图 9。文献 3“0n-the-fly rounding, IEEE Trans. Computer, ,vol. 41,no. 12， pp. 1497-1503，Dec. 1992. ”公开了一种飞速舍入方法，在文献2的基础上增加了一个寄存 器QP，用来保存Q+1的值，计算方法为{Q[k],qk+l+\} if -\<qk+i<r-2QP[K + \} = \{QM{klr + qk+y+\) if qk+,<'\
{QP[klQ}if qM=r-\这种飞速舍入方法很好地解决了舍入时的加1问题。但是对于IEEE754浮点标准 的舍入操作却很难提供完全的支持。原因如下对于IEEE754标准的舍入操作的执行，还需要有警戒位，舍入位，粘贴位来支持舍 入操作。其中，粘贴位主要是通过对余数的计算来获得，而警戒位和舍入位需要算术单元额 外地迭代来产生。例如在SRT2算法下，如果需要η位商结果，则除了迭代η次外，还需要再 迭代2次来产生警戒位和舍入位。迭代结束后的商(见图IOa)中，msb是指商的最高位， Isb是指商的最低位，g为警戒位，r为舍入位，总共为n+2位。考虑在位迭代结束后的操作。首先进行商的矫正，设矫正完后的结果为results。 则有
, f Q-I ， 如果余数为负
result c .
-"IQ ，如果余数为正或者零然后进行舍入操作，如果舍入判断逻辑没有产生向上进位信号，则最终结果 result_f = result_Co如果舍入判断逻辑产生向上进位信号，因为商只有η位有效位，则 当msb = 1时，进位加在Isb处，即result_f = result_c+4 ；当msb = 0时，进位加在g处， 即result_f = result_c+2(具体情况见图IOb和图10c)。再考虑result_c本身有可能是 Q-I或者Q，则最终的商可能存在六种可能Q_1，Q，Q+l，Q+2，Q+3，Q+4。而上述飞速舍入方 法只能生成Q-l，Q，Q+1来供最后的商选择，显然无法满足IEEE754的舍入要求。再进一步对高基迭代算法和不同计算位宽的情况进行分析，可以发现，经过矫正 和舍入操作，最终结果的六种可能形式为Q-l，Q，Q+a-l，Q+a，Q+2a-l，Q+2a。其中Q为迭代 完后的中间结果，a是大于1的常数，通常是以2为底的指数，其具体大小取决于迭代算法 的基数和最终结果位宽的关系。而文献3公开的飞速舍入方法无法全部提供这六种可能结 果供最后的选择。综上，在执行位迭代算法的舍入时，公知的飞速舍入装置只能生成3种可能结果， 不能适用于基于IEEE754标准的舍入，也无法满足在高基迭代算法和不同计算位宽下的舍 入要求。
发明内容为了克服现有技术飞速舍入方法有局限性的不足，本实用新型提供一种飞速舍入 装置，通过改进寄存器更新电路和寄存器文件，以及增加拼接电路，可以快速生成6种满足 IEEE754标准舍入要求的结果，且这6个结果可以覆盖高基迭代算法和不同位宽情况下的 所有可能的舍入结果，对这6种结果进行选择，获得最终的舍入结果，可以满足高基迭代算 法和不同计算位宽情况下的基于IEEE754标准的飞速舍入要求。本实用新型解决其技术问题所采用的技术方案一种飞速舍入装置，包括寄存器， 其特点是还包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入 判断电路；寄存器文件包括六个m2位宽的寄存器第一寄存器，第二寄存器，第三寄存器，
4第四寄存器，第五寄存器，第六寄存器；五个1位宽的标记寄存器第七寄存器，第八寄存 器，第九寄存器，第十寄存器，第十一寄存器；二个ml位宽的寄存器第十二寄存器和第 十三寄存器；寄存器位宽为n，则有ml+m2 = n+3，且有m2 = 2+log2a，a是大于1的常数；在 每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电路，生成新的寄 存器值，本拍结束时存入寄存器文件；拼接电路根据寄存器文件中各寄存器的值，产生6个 可能的结果；在迭代结束后，由余数网络电路产生矫正信号，舍入判断电路生成向上舍入信 号，将矫正信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。本实用新型的有益效果是本实用新型通过改进寄存器更新电路和寄存器文件， 以及增加拼接电路，可以快速生成6种满足IEEE754标准舍入要求的结果，且这6个结果可 以覆盖高基迭代算法和不同位宽情况下的所有可能的舍入结果，对这6种结果进行选择， 获得最终的舍入结果，可以满足高基迭代算法和不同计算位宽情况下的基于IEEE754标准 的飞速舍入要求。
以下结合附图和实施例对本实用新型作详细说明。
图1是本实用新型的结构示意图。图2是本实用新型实施例的舍入判断电路示意图。图3是本实用新型实施例的拼接电路示意图。图4(a)是本实用新型实施例中对Ql寄存器的更新电路示意图。图4(b)是本实用新型实施例中对Q2寄存器的更新电路示意图。图5(a)是本实用新型实施例中对QM寄存器的更新电路示意图。图5(b)是本实用新型实施例中对QPO，TO寄存器的更新电路示意图。图6(a)是本实用新型实施例中对QP1，Tl寄存器的更新电路示意图。图6(b)是本实用新型实施例中对QP2，T2寄存器的更新电路示意图。图7(a)是本实用新型实施例中对QP3，T3寄存器的更新电路示意图。图7(b)是本实用新型实施例中对QP4，T4寄存器的更新电路示意图。图8是本实用新型实施例的选商器示意图。图9是现有技术飞速舍入结构示意图。图10是IEEE754标准下舍入的位操作示意图。
具体实施方式
参照图1 8。本实用新型装置包括寄存器文件、寄存器更新电路、余数网络电路、 拼接电路、选商器、舍入判断电路。其中，寄存器文件包括6个m2位宽的寄存器第一寄存器，第二寄存器，第三寄存 器，第四寄存器，第五寄存器，第六寄存器；5个1位宽的标记寄存器第七寄存器，第八寄 存器，第九寄存器，第十寄存器，第十一寄存器；2个ml位宽的寄存器第十二寄存器和第 十三寄存器。这些寄存器位宽的关系为设最终商的位宽为n，则有ml+m2 = n+3，且有m2 =2+log2a。寄存器的更新电路是根据每拍迭代生成的商qk+1对各个寄存器进行更新，其特征 为根据迭代每拍的商qk+1生成该拍对应的Q-I值，保存至第十二寄存器和第一寄存器中， 其中第一寄存器存放数据的低m2位部分，第十二寄存器存放数据的高位部分，且生成该高位部分加1的值，存放至第十三寄存器中。生成Q的低m2位部分，更新到第二寄存器中。生 成Q+a-Ι的低m2位部分，更新到第三寄存器中。生成Q+a的低m2位部分，更新到第四寄存 器中。生成Q+2a_l的低m2位部分，更新到第五寄存器中。生成Q+2a的低m2位部分，更新 到第六寄存器中。对标记寄存器的更新电路功能为如果Q-I的低m2位为全1，则将第七 寄存器置1，否则置0。如果Q的低m2位部分加上a-Ι产生向m2+l位的进位，则将第八寄 存器置1，否则置0。如果Q的低m2位部分加上a产生向m2+l位的进位，则将第九寄存器 置1，否则置0。如果Q的低m2位部分加上2a-l产生向m2+l位的进位，则将第十寄存器置 1，否则置0。如果Q的低m2位部分加上2a产生向m2+l位的进位，则将第十一寄存器置1， 否则置0。拼接电路根据寄存器文件中各寄存器的值，产生6种可能的结果Q-l，Q，Q+a-1, Q+a, Q+2a-l，Q+2a。其特征为第十二寄存器和第一寄存器联合拼接为Q_1的值。第二寄 存器的值为Q的低m2位，第三寄存器的值为Q+a-Ι的低m2位，第四寄存器的值为Q+a的低 m2位，第五寄存器的值为Q+2a-l的低m2位，第六寄存器的值为Q+2a_l的低m2位。当第 七寄存器为1时，Q的高ml位为第十三寄存器的值，否则为第十二寄存器的值。当第七寄 存器为1或者第八寄存器为1时，Q+a-Ι的高ml位为第十三寄存器的值，否则为第十二寄 存器的值。当第七寄存器为1或者第八寄存器为1或者第九寄存器为1时，Q+a的高ml位 为第十三寄存器的值，否则为第十二寄存器的值。当从第七寄存器到第十寄存器中有1时， Q+2a-l的高ml位为第十三寄存器的值，否则为第十二寄存器的值。当从第七寄存器到第 十一寄存器中有1时，Q+2a的高ml位为第十三寄存器的值，否则为第十二寄存器的值。余数网络电路的输入为余数的冗余表达式，输出矫正信号。功能是如果计算余数 为负，则矫正信号为1，否则为0。舍入判断电路的输入包括来自余数网络电路的矫正信号，来自寄存器文件的Q-I 和Q，以及舍入类型；其输出为向上舍入信号和最高位信号。功能为根据矫正信号选择最 高位信号，如果矫正信号为1，就选择Q-I的次高位为最高位信号，否则，就选择Q的次高位 为高位信号。同时根据舍入类型生成向上舍入信号。选商器以向上舍入信号，最高位信号，矫正信号为控制信号，从拼接电路生成的6 种可能结果中选出最终结果。1.在迭代之前，将各寄存器的值初始化为第十二寄存器全1，第十三寄存器全0， 第一寄存器全1，第二寄存器全0，第三寄存器为a-l，第四寄存器为a，第五寄存器为2a_l， 第六寄存器为2a，第七寄存器为1，第八寄存器为1，第九寄存器为1，第十寄存器为1，第 十一寄存器为1。2.在每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电 路，生成新的寄存器值，本拍结束时存入寄存器文件。3.在迭代结束后，拼接电路根据寄存器文件中的值产生6个可能的结果。由余数 网络电路产生矫正信号，舍入部件生成向上舍入信号，将矫正信号和向上舍入信号作为控 制信号，由拼接电路待选数据给选商器，进行选择，获得最后的舍入结果。本实用新型设进行尾数为η位的除法运算，η为偶数。最终的商结果为η位，根据 IEEE舍入的要求需要算术运算器迭代产生η+2位的商。设采用位迭代的基为r，即每拍产 生L = Iog2r个商位。设每拍由算术运算器生成的商为qk+1。如采用SRT2算法，则r = 2，L=I0要飞速生成的6个可能结果为Q-I，Q，Q+l，Q+2，Q+3，Q+4。寄存器文件包括n位寄存器Ql，η位寄存器Q2，3位宽寄存器QM，QPO, QPl，QP2， QP3，QP4，1位宽的标记寄存器Τ0，Tl，Τ2，Τ3，Τ4。Ql寄存器和QM寄存器联合保存商减去1 的值。Q2寄存器保存Q1+1的值。QPO寄存器保存商的低三位。QPl寄存器保存的是商加1 的低三位。QP2寄存器保存的是商加2的低三位的值。QP3寄存器保存的是商加上3的低 三位。QP4寄存器保存的是商加4的低三位。标记寄存器TO为0时，表明商的高位部分为 Ql寄存器的值，当为1时，表明商的高位部分为Q2寄存器的值。标记寄存器Tl或者TO为 1时，表明商加1的高位部分为Q2寄存器的值，否则表明商加1的高位部分为Ql寄存器的 值。标记寄存器Τ2或者Tl或者TO为1时，表明商加2的高位部分为Q2寄存器的值，否则 表明商加2的高位部分为Ql寄存器的值。标记寄存器Τ3或者Τ2或者Tl或者TO有1时， 表明商加3的高位部分为Q2寄存器的值，否则表明商加3的高位部分为Ql寄存器的值。标 记寄存器Τ4或者Τ3或者Τ2或者Tl或者TO有1时，表明商加4的高位部分为Q2寄存器 的值，否则表明商加4的高位部分为Ql寄存器的值。对Ql寄存器的更新电路结构包括第一比较器，第一选择器，第二选择器。每次迭 代时，将qk+1和0送入第一比较器，计算qk+1是否大于0。将比较结果作为控制信号送入第 一选择器和第二选择器。第一选择器同时受TO寄存器控制，其数据输入为Ql和Q2的低 (n-L)位，具体的选择为当qk+1 > 0且TO = 1时，选择输出Q2的低(n_L)位，否则选择 输出Ql的低(n-L)位。设QM寄存器的高L位值为VI，QPO寄存器的高L位值为V2。第二 选择器的数据输入为Vl和V2，当qk+1 > 0时，选择输出V2，否则输出VI。将第一选择器和 第二选择器在本拍迭代结束时送入Ql寄存器。对Q2寄存器的更新电路结构包括两个加1器，第二比较器和第三比较器，第三选 择器，第四比较器。在每次迭代时，将Vl和V2送入两个加1器，产生V1+1和V2+2的结果， 作为待选择数据送入第四选择器。同时，将Vl和V2送入第二比较器和第三比较器，同常数 r-Ι进行比较。两个比较结果和T0，以及第一比较器的输出一起作为控制信号送入第三选 择器和第四选择器。第三选择器的数据输入为Ql和Q2的低(n-L)位，具体的选择为在 满足(qk+1 > 0且TO = 0且V2 < r-Ι)或者(qk+1彡0且Vl < r_l)时，选择输出Ql的低 (n-L)位；否则，输出Q2的低(n-L)位。第四选择器的数据输入为V1+1，V2+1，及常数0。其 具体的选择为在满足(qk+1彡0且Vl < r-Ι)时，选择输出V1+1 ；如果满足(qk+1 > 0且TO =0且￥2<1-1)或者(qk+1>0且TO = 1且V2 < r_l)时，输出V2+1 ；否则输出0。将第 三选择器和第四选择器在本拍迭代结束时送入Q2寄存器。对QM寄存器的更新电路结构包括第一运算器，第二运算器，第五选择器。在每拍 迭代时，首先将qk+1送入第一运算器和第二运算器。第一运算器输出qk+1_l的值，第二运算 器输出r+qk+1_l的值。然后将QPO的低(3_L)位和第一运算器的输出拼接，作为待选数据 送入第五选择器的左边输入；将QM的低(3-L)位和第二运算器的输出拼接，作为待选数据 送入第五选择器的右边输入。第一比较器的输出作为控制信号送入第五选择器。当第一比 较器的输出为真时，即qk+1 > 0时，选择输出左边的输入信号，否则，选择输出右边的输出信 号。本拍迭代结束时将选择结果送入QM寄存器。对QPO寄存器和TO寄存器的更新电路结构见包括第三运算器，第四运算器，第四 比较器，第六选择器，与门逻辑。在每拍迭代时，首先将qk+1送入第三运算器和第四运算器。
7第三运算器输出qk+1的绝对值，第四运算器输出r+qk+1的值。同时，将qk+1和常数0送入第 四比较器，如果qk+1彡0，输出为1，否则为0。然后将QPO的低(3-L)位和第三运算器的输 出拼接，作为待选数据送入第六选择器的左边输入；将QM的低(3-L)位和第四运算器的输 出拼接，作为待选数据送入第六选择器的右边输入。第四比较器的输出作为控制信号送入 第六选择器。当第四比较器的输出为真时，选择输出左边的输入信号，否则，选择输出右边 的输出信号。将第六选择器的输出送入与门逻辑，进行按位与操作。本拍迭代结束时将第 六选择器的输出送入QPO寄存器，将与门的输出送入TO寄存器。对QPl寄存器和Tl寄存器的更新电路结构见包括第五运算器，第六运算器，第五 比较器，第六比较器，第七选择器，与门逻辑。首先，将qk+1送入第三运算器，第四运算器，第 五比较器，第六比较器。第三运算器输出qk+1+l的值。第四运算器输出r+qk+1+l的值。第 五比较器比较和-1的大小，如果小于，输出为1，否则为0。第六比较器比较和r-Ι的大小， 如果相等，输出为1，否则为0。将第五比较器和第六比较器的输出作为选择控制信号，送入 第七选择器。第七选择器有三路数据输入，左路为QPO的低(3-L)位和第五运算器输出的 拼接，中路为QM的低(3-L)位和第六运算器输出的拼接，右路为QPl的低(3-L)位和0的 拼接。具体的选择为如果第五比较器输出为真，选择输出中路数据；如果第六比较器输出 为真，选择输出右路数据；其他情况选择输出左路数据。第七选择器的输出送入与门逻辑。 本拍迭代结束时将第七选择器的输出送入QPl寄存器，将与门的输出送入Tl寄存器。对QP2寄存器和T2寄存器的更新电路结构见包括第八选择器，与门逻辑。在每拍 迭代时，将第四比较器的输出作为选择控制信号，送入第八选择器。第八选择器有两路数据 输入，左路为QPl的低(3-L)位和第三运算器输出的拼接，右路为QPO的低(3-L)位和第 四运算器输出的拼接。具体的选择为如果第四比较器输出为1，选择输出左路数据；否则 选择输出右路数据。然后将第八选择器的输出送入与门逻辑。本拍迭代结束时将第八选择 器的输出送入QP2寄存器，将与门的输出送入T2寄存器。对QP3寄存器和T3寄存器的更新电路结构包括第九选择器，与门逻辑。将第五比 较器和第六比较器的输出作为选择控制信号，送入第九选择器。第九选择器有三路数据输 入，左路为QPl的低(3-L)位和第五运算器输出的拼接，中路为QPO的低(3-L)位和第六运 算器输出的拼接，右路为QP2的低(3-L)位和0的拼接。具体的选择为如果第五比较器输 出为真，选择输出中路数据；如果第六比较器输出为真，选择输出右路数据；其他情况选择 输出左路数据。第九选择器的输出送入与门逻辑。本拍迭代结束时将第九选择器的输出送 入QP3寄存器，将与门的输出送入T3寄存器。对QP4寄存器和T4寄存器的更新电路结构包括第十选择器，与门逻辑。在每拍迭 代时，将第四比较器的输出作为选择控制信号，送入第十选择器。第十选择器有两路数据输 入，左路为QP2的低(3-L)位和第三运算器输出的拼接，右路为QPl的低(3-L)位和第四运 算器输出的拼接。具体的选择为如果第四比较器输出为1，选择输出左路数据；否则选择 输出右路数据。然后将第十选择器的输出送入与门逻辑。本拍迭代结束时将第十选择器的 输出送入QP4寄存器，将与门的输出送入T4寄存器。在迭代结束后，拼接电路根据寄存器文件中各寄存器的值，产生Q-l，Q，Q+l，Q+2， Q+3，Q+4。首先生成拼接控制信号tl，t2，t3，t4。其中，tl是TO和Tl的逻辑或，t2是T0， Tl，T2的逻辑或，t3是T0，Tl，T2，T3的逻辑或，t4是T0，Tl，T2，T3，T4的逻辑或。然后根据拼接控制信号和寄存器文件中保存的数值产生6种结果的高ml位第十三选择器，第 十四选择器，第十五选择器，第十六选择器，第十七选择器分别受t4，t2，t3，tl，TO控制，当 控制信号为0时，选择输出Q1，否则输出Q2。最后产生拼接的结果Q1和QM寄存器中的数 值拼接产生Q-I值；第十七选择器的输出和QPO寄存器拼接产生Q值；第十六选择器的输出 和QPl寄存器拼接产生Q+1值；第十四选择器的输出和QP2寄存器拼接产生Q+2值；第十五 选择器的输出和QP3寄存器拼接产生Q+3值；第十三选择器的输出和QP4寄存器拼接产生 Q+4 值。同时，迭代结束后，将迭代算术单元的冗余余数表达式输入余数网络，生成矫正信号。舍入判断电路根据拼接电路产生的Q-I值和Q值，和余数网络产生的矫正信号，以 及舍入类型，产生最高位信号和向上舍入信号。具体为根据矫正信号控制第十一选择器， 如果矫正信号为1，就选择Q-I作为输出，否则就选择Q作为输出。将第十一选择器的输出 的次高位就是最高位信号。将第十一选择器的输出和舍入类型送入舍入逻辑，产生向上舍 入信号。 选商器根据最高位信号，向上舍入信号，矫正信号，从拼接电路产生的Q-I，Q，Q+1， Q+2，Q+3，Q+4中选出最终结果。本实用新型实施例采用如下的执行步骤1.在迭代之前，将各寄存器的值初始化为Q1全1，Q2全0，QM= 1112，QPO = OOO2, QPl = OOl2, QP2 = OlO2, QP3 = Oll2, QP4 = IOO2, TO = 1，Tl = 1，T2 = 1，T3 = 1，T4 =1。2.在每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电 路，生成新的寄存器值，本拍结束时存入寄存器文件。3.在迭代结束后，由余数网络产生矫正信号，舍入部件生成向上舍入信号，将矫正 信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。本实用新型并不局限于前述实施例中，如对IEEE754中的各种浮点格式的舍入， 其他非IEEE754数据格式但采用IEEE舍入模式的情况，各种高基的除法，开方根及其他位 迭代算法和在线算法，本实用新型也同样适用。
权利要求一种飞速舍入装置，包括寄存器，其特征在于还包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路；寄存器文件包括六个m2位宽的寄存器第一寄存器，第二寄存器，第三寄存器，第四寄存器，第五寄存器，第六寄存器；五个1位宽的标记寄存器第七寄存器，第八寄存器，第九寄存器，第十寄存器，第十一寄存器；二个m1位宽的寄存器第十二寄存器和第十三寄存器；寄存器位宽为n，则有m1+m2＝n+3，且有m2＝2+log2a，a是大于1的常数；在每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电路，生成新的寄存器值，本拍结束时存入寄存器文件；拼接电路根据寄存器文件中各寄存器的值，产生6个可能的结果；在迭代结束后，由余数网络电路产生矫正信号，舍入判断电路生成向上舍入信号，将矫正信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。
专利摘要本实用新型公开了一种飞速舍入装置，用于解决现有技术不能适用于基于IEEE754标准的舍入的技术问题，其技术方案包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路。本实用新型通过改进寄存器更新电路和寄存器文件，以及增加拼接电路，可以快速生成6种满足IEEE754标准舍入要求的结果，且这6个结果可以覆盖高基迭代算法和不同位宽情况下的所有可能的舍入结果，对这6种结果进行选择，获得最终的舍入结果，可以满足高基迭代算法和不同计算位宽情况下的基于IEEE754标准的飞速舍入要求。
文档编号G06F7/57GK201654761SQ20092027490
公开日2010年11月24日 申请日期2009年12月31日 优先权日2009年12月31日
发明者姚涛, 张盛兵, 张萌, 樊晓桠, 王党辉, 郑然 , 高德远, 魏廷存, 黄小平 申请人:西北工业大学