专利名称：存储器系统的制作方法
技术领域：
本发明涉及一种通过4吏用非易失性半导体存储器配置的存储器系统。
技术背景最近，NAND型闪速存储器作为一种非易失性半导体存储器已吸引了 注意。NAND型闪速存储器的写7W擦除操作比NOR型闪速存储器的写入 /擦除操作更快。此外，由于半导体装置的制造技术的t艮，已推进了半导 体元件的尺寸缩小，并且每单位面积的存储器容量一直在增加。使用NAND 型闪速存储器的大容量存储器系统已商业化。通常，在NAND型闪速存储器中，多个页被集合起来以形成一个块。 写^/读取处理是以页为单位执行，并且擦除处理是以块为单位执行(例如， 参见专利文件l)。此外，随着信息技术的最i^艮，例如超过数兆字节的大小的许多大 容量文件(例如图像文件、音乐文件和视频文件)被存储在次级存储装置 (例如个人计算机)中。在应用使用NAND型闪速存储器(例如，其具有 4千字节的页大小)的存储器系统作为次,储装置的情况下，以及当写 入显著大于页大小(其是NAND型闪速存储器中的写入单位)的文件时， 存在这样的问题，即必须针对每一页(4千字节)执行写入，因此写入文 件需要4艮长时间。另一方面，如果增加每页的写入大小以提高大容量文件 的写入效率，则在写入小于页大小的文件时，在页中产生未^f吏用的区域。另外，NAND型闪速存储器中的数据的重写处理需要以下处理将数 据保存在存储器(例如动态随M取存储器(DRAM))中一次；更新将 要在存储器上重写的页；将构成包括已更新页的块的彩:据写入这样的块中，7数据已从该块中擦除，并且该块不同于当前存储数据的块；以及擦除原始 块。因此，在写入与块大小相比具有小容量并且具有高重写频率的文件时， 在页中产生未使用的区域，并且无用擦除数目增加。因此，写入效率(其 是擦除数据数量与写入数据数量的比率)降低，从而劣化构成块的单元。
曰本专利申请公开笫2007-279402号
本发明的一个目的是提供一种存储器系统，其可存储小于块大小的数 据以及大于块大小的数据而不劣化写入效率。
发明中容
根据本发明的一个实施例的存储器系统包括易失性第 一存储单元； 非易失性第二存储单元，其存储通过所述第 一存储单元从主机装置传输的
数据，其中存储器区域包括多个并行操作元件；以及控制器，其执行在所
述笫 一存储单元与所述笫二存储单元之间或者所述第二存储单元内的数据
传送，其中所述控制器包括接口指定单元，其相对于接口单元，指定并 行操作元件指定信息和将要存取的数据的地址，所述并行操作元件指定信 息指示所述第二存储单元中的用于存取所述数据的并行操作元件；所述接 口单元，其并联连接到所述第二存储单元中的各个并行操作元件，用于存 取基于由所述接口指定单元所指定的所述并行操作元件指定信息和所述地 址而选择的所述第二存储单元中的一个或多个并行操作元件的地址；以及 控制单元，其在数据存取时，根据将要存取的数据的类型，将用于所述数 据存取的所述并4亍操作元件指定信息设定至所述接口指定单元。
根据本发明的 一个实施例的存储器系统包括易失性第 一存储单元； 非易失性第二存储单元，其存储通过所述第 一存储单元从主机装置传输的 数据，其中存储器区域包括多个并行操作元件；以及控制器，其包括接
口指定单元，其相对于接口单元，指定用于存取数据的地址；所述接口单 元，其并联连接到所述笫二存储单元中的各个并行操作元件，用于基于由 所述接口指定单元指定的所述地址而存取所述数据；以及控制单元，其在 数据存取时，将所述第二存储单元中的目的地的地址设定至所述接口指定单元，且其控制在所述第 一存储单元与所述第二存储单元之间或者在所述第二存储单元内的数据传送，其中所述控制单元在所述数据存取时根据将要存取的数据的类型而确定用于在所述接口单元与所述第二存储单元之间的所述数据存取的并行操作元件，并且相对于所述接口指定单元，设定用
无效地址。
图1是才艮据本发明的第一实施例的存储器系统的配置的一个实例的框
图2是包括在NAND存储器中的一个块的一个配置实例的电路图；图3是才艮据第一实施例的NAND控制器控制寄存器的一个配置实例；图4是CPU的功能配置的一个实例的框图；图5是存储器系统中的数据传送处理的一个实例；图6 ( a)和6 ( b )描述在8位正常模式的情况下的数据存取控制的处理状态；
图7 (a)和7 (b)描述在32位X5lil模式的情况下的数据存取控制的处理状态；
图8是根据本发明的第二实施例的地址分配方法的实例；图9 (a)和9 (b)是根据第二实施例的寻址方法的实例；图10是根据本发明的第三实施例的NAND存储器中的地址分配方法的实例；
图11 (a)和ll (b)是才艮据第三实施例的地址指定方法的实例；图12是根据NAND存储器中的并行度的区域分段的实例；图13是根据本发明的第四实施例的存储器系统中的数据传送处理的实例；
图14示意性地描述根据本发明的第五实施例的NAND控制器控制寄存器的一个配置实例；以及图15 (a)和15 (b)是当低并行度的存储区域的大小变化时的实例。
具体实施例方式
下面将参考附图来详细解释;f艮据本发明的存储器系统的示范性实施
例。本发明并不限于这些实施例。
根据本发明的第 一 实施例的存储器系统包括非易失性半导体存储器，并且用作主机装置(例如个人计算机)的次级存储装置(固态驱动器(SSD))。该存储器系统具有用于存储已针对其从主机装置发出写入请求的数据和读取已针对其从主机装置发出读取请求的数据的功能，以将数据输出至主机装置。图l是根据第一实施例的存储器系统的配置的一个实例的框图。存储器系统IO包括作为第一存储单元的DRAMll、作为第二存储单元的NAND型闪速存储器(下文中，为"NAND存储器")12，以及驱动控制电路(图中表示为"ASIC") 13。
DRAM 11是用作用于数据传送或用于记录管理信息的存储单元。具体地，用于数据传送的存储单元被用于在将数据写入NAND存储器12中之前暂时存储已针对其从主机装置发出写入请求的数据，或者被用于从NAND存储器12读取已针对其从主机装置发出读取请求的数据并且暂时存储该数据。记录管理信息的存储单元被用于存储管理信息，该管理信息用于管理将要存储在DRAM 11和NAND存储器12中的数据的存储位置。
NAND存储器12用作用于存储数据的存储单元。具体地，NAND存储器12存储来自主机装置的数据或存储用于*的通过DRAM 11管理的管理信息。图1描述NAND存储器12包括四个并行操作元件120A至120D的情况。并行操作元件120A至120D中的每一者包括两个封装121，在这两个封装121中将具有预定大小的存储器容量的八个芯片122置于一者中。一个并^f亍操作元件中的两个封装121共享NAND控制器134的控制引脚141和输A7输出引脚142，并且通过总线并联连接到驱动控制电路13。连接到各个并行操作元件120A至120D的总线在传送数据时用作信道15A至15D。在以下解释中，将要连接到各个并行操作元件120A至120D的各个总线的宽度假定是8个位。
驱动控制电路13控制DRAM 11和NAND存储器12。在第一实施例中，驱动控制电路13具有这样的配置，即执行各种类型的处理的中央处理单元(CPU) 131、在外部装置(例如主机装置)与驱动控制电路13之间传送数据的外部接口 (图中表示为外部IF) 132、控制DRAM 11的DRAM控制器133以及控制NAND存储器12的NAND控制器134通过内部总线135而彼此连接。
NAND控制器134包括NAND接口 (图中表示为NAND-IF) 140，其在NAND存储器12与NAND控制器34之间传送数据；以及NAND控制器控制寄存器150,其控制NAND控制器134的操作。NAND接口 140具有用于构成NAND存储器12的并行操作元件120A至120D的每一者的控制引脚141以及输入和输出(IO)引脚142，并且通过信道15A至15D而连接到并行操作元件120A至120D。 NAND接口 140具有芯片启动信号输出单元143，并且连接到各个并行操作元件120A至120D。在图1中所示的实例中，提供了连接到各个并行操作元件120A至120D的芯片122-0至122-3的芯片启动信号线CEO、连接到芯片122-4至122-7的芯片启动信号线CE1、连接到芯片122-8至122-11的芯片启动信号线CE2以及连接到芯片122-12至122-15的芯片启动信号线CE3。
在此解释NAND存储器12的配置。通过在基板上设置多个块来配置NAND存储器12，所述块是数据擦除的单位。图2是包括在NAND存储器中的一个块的一个配置实例的电路图。在图2中，指定图上的右和左方向为X方向，并且指定图上的垂直于X方向的方向为Y方向。
NAND存储器12的每一个块BLK包括沿X方向顺序设置的(m+1)个NAND串NS( m是等于或大于0的整数)。各个NAND串NS包树n+1)(n是等于或大于0的整数)个存储器单元晶体管MTO至MTn以及设置在(n+1)个存储器单元晶体管MTO至MTn的线的相对端上的选择晶体管ST1和ST2。
各个存储器单元晶体管MTO至MTn包括场效应晶体管，该场效应晶体管具有形成在半导体M上的层压栅极结构。该层压栅极结构包括形 成在半导体141上的电荷累积层(浮动栅电极)，在半导体M与电荷累 积层之间设置有栅极介电膜；以及形成在电荷累积层上的控制栅电极，在 电荷累积层与控制栅电极之间设置有栅极间介电膜。存储器单元晶体管 MTO至MTn分别是多级存储器，其中阈值电压根据累积于浮动栅电极中 的电子的数目变化，并且可根据阈值电压的差异存储等于或大于2个位的 数据。在以下所说明的实施例中，作为一个实例来解释存储器单元晶体管 MT是多级存储器的情况；然而，存储器单元晶体管MT可具有用于存储 l位(二进制)的结构。
将字线WLO至WLn分别连接到构成NAND串NS的存储器单元晶体 管MTO至MTn的控制栅电极，并且通过相同字线WLi (i=0至n )将各 个NAND串NS中的存储器单元晶体管MTi (i=0至n )共同地彼此连接。 即，在块BLK中的相同线上的存储器单元晶体管MTi的控制栅电极连接 到相同字线WLi。连接到相同字线WLi的(m+1)个存储器单元晶体管 MTi被作为一页进行处理，并且页变成在NAND存储器12中的数据的写 入和读取的最小单位。
将各个位线BLO至BLm连接到一个块BLK中的(m+1)个选择晶体 管ST1的每一者的漏极，并且将选择栅极线SGD共同地连接到其栅极。 将选择晶体管ST1的源极连接到存储器单元晶体管MTO的漏极。同样， 将源极线SL共同地连接到一个块BLK中的(m+1)个选择晶体管ST2的 每一者的源极，并且将选择栅极线SGS共同地连接到其栅极。将选择晶体 管ST2的漏极连接到存储器单元晶体管MTn的源极。
尽管未示出， 一个块BLK中的位线BLj (j-0至m)共同地连接到其 它块BLK的位线BLj当中的选择晶体管ST1的漏极。即，通it^目同位线 BLj连接多个块BLK中的相同线上的NAND串NS。
在NAND存储器12中，写入和读取的最小单位是包括连接到相同字 线WLi的存储器单元晶体管MTi的页，并且擦除的最小单位是包括预定 数目的页的一个块(物理块)。多个块一起构成平面(plane)，并且多个平面构成并行操作元件120A至120D之一。并行操作元件120A至120D 构成一个NAND存储器12。在图l中所示的实例中，示出了并行操作元 件的数目(即，信道的数目)为四且平面的数目为2的情况。多个芯片122 构成并行操作元件120A至120D;然而，平面和块一起存在于一个芯片122 中。
构成NAND存储器12的各个并行操作元件120A至120D在写入和读 取时可在正常模式和双速模式中的任何模式下操作。在正常模式下，针对 并行操作元件120A至120D之一中的每一个块执行数据的写入和读取。例 如，在针对用于第一平面的緩冲器中的一个页累积数据之后，以相对于指 示块的页为单位执行数据向与 一个并行操作元件中的第一平面对应的块的 写入。同样，在针对用于第二平面的緩冲器中的一个页累积数据之后，以 相对于指示块的页为单位执行数据向与第二平面对应的块的写入。数据的 读取也是针对一个页执行。
^il模式是用于通过使用并行操作元件120A至120D之一 中的两个平 面中的各个块，对两个块同时执行数据的写入和读取。例如，当用于两个 块的数据的写入是相对于一个并行操作元件而执行时，用于第一块的一个 页的数据在用于第一平面的緩冲器中累积，而用于第二块的一个页的数据 在用于第二平面的緩沖器中累积。然后将在用于第一和第二平面的緩冲器
中累积的数据件(piece)分别写入第一平面的第一块和第二平面的第二块 中(执行一程序)。以这种方式，可以在一个程序时间中写入用于两个页 的数据。可以以相同方式执行数据的读取。
由于并行操作元件120A至120D通过信道并行地分别连接到驱动控制 电路13，因此可以并行地存取并行操作元件120A至120D，或者可以将数 据仅传送至一个信道以存取并行操作元件。
在第一实施例中，在图l的情况下，将数据的写^/读:iu4度和信道的 并行度组合，以提供两种类型的存取模式。 (1)8位正常模式
在此模式中，仅操作连接到驱动控制电路13的四个信道中的一个信道，以相对于一个并行操作元件的块，以8个位为单位执行写入和读取。 数据的写入/读取大小的单位是页大小，且擦除大小的单位是一个物理块大 小。
(2 ) 32位双速模式
在此模式中，并行地操作连接到驱动控制电路13的四个信道，并且通 过使用双速模式，使用各个并行操作元件的两个平面来执行读取和写入。 数据的写入/读取大小的单位是"页大小x 4个信道x2"，且擦除大小的单位 是8个物理块大小。
除了这两种类型的存W^式外，对NAND存储器12的数据写入和读 取可通过在将数据写入至NAND存储器12时指定地址来执行。图3是根 据第一实施例的NAND控制器控制寄存器的一个配置实例。NAND控制器 控制寄存器150包括并行度指定寄存器151、信道指定寄存器152和地址 指定寄存器153。
并行度指定寄存器151设定用于每次执行写入和读取的信道数目，即 并行度。在这种情况下，可设定一个信道和四个信道的任一者。当设定一 个信道时，读取和写入的速度必须变成正常模式的速度，而当设定四个信 道时，读取和写入的速度变成双速模式的速度。即，当通过并行度指定寄 存器151设定一个信道时，存取模式是8位正常模式，而当设定四个信道 时，存取模式是32位双速模式。
信道指定寄存器152设定将要在存取时使用的信道，而不同时使用所 有信道。在该实例中，当通过并行度指定寄存器151设定一个信道时，从 信道15A至15D i殳定执行写/v/读取处理或擦除处理的一个信道。当通过 并行度指定寄存器151设定四个信道15A至15D时，信道指定寄存器152 指示"未指定"。
地址指定寄存器153设定执行写^/读取处理或擦除处理的并行操作元 件120A至120D上的地址。
接下来解释在NAND控制器控制寄存器150中设定的用于CPU 131 的功能。图4是CPU的功能配置的一个实例的框图。CPU 131包括数据传送处理器1311，其执行在DRAM 11与NAND存储器12之间的数据 传送；管理信息管理单元1312，其利用将要存储在DRAM 11和NAND存 储器12中的数据的变化来改变或存储管理信息；管理信息恢复单元1313， 其在通电时基于存储在NAND存储器12中的管理信息来恢复最新管理信 息；以及处理条件设定单元1314，其相对于NAND存储器12执行对处理 条件设定单元1314的存取条件的设定。
处理条件设定单元1314根据将要写入NAND存储器12中的数据的类 型或将要从NAND存储器12读取的数据的类型来执行相对于NAND控制 器控制寄存器150的设定。在以下解释的实例中，可如此设定处理M设 定单元1314，以^f更在从主机装置指示对其存取的数据的情况下，在32位 双速模式下执行处理，而当写入或读取在存储器系统10中产生的数据时， 在8位正常模式下执行处理。
存在管理信息存储信息，其是用于管理将要存储在NAND存储器12 中的数据的存储位置的管理信息的备盼，作为当在8位正常模式下执行处 理时在存储器系统IO中产生的数据。通过CPU 131中的管理信息管理单 元1312来在DRAM 11上管理管理信息。管理信息管理单元1312存储快 照和日志，作为NAND存储器12中的管理信息存储信息，其中该快照是 管理信息在特定时间点处的复本，而该日志是当在管理信息中发生变化时 管理信息在变化之前和之后的差异信息。通常，当正在操作存储器系统IO 时，频繁发出用于将DRAM 11上的管理信息保存在NAND存储器12中 的命令(清理高速緩沖存储器命令(flush cache command))，并且将日 志(其是管理信息的更新)写入NAND存储器12中。在断电时，将DRAM 11上的管理信息作为快照写入NAND存储器12中。
接下来解释存储器系统10中的数据传送操作。图5是存储器系统中的 数据传送处理的一个实例。在该实例中，解释在DRAM 11与NAND存储 器12之间执行数据传送的情况。CPU 131中的处理条件i殳定单元1314获 得在DRAM 11与NAND存储器12之间传送的数据的类型和将要在NAND 存储器12上存取的地址(芯片122)。
15处理条件设定单元1314确定数据的类型，以相对于并行度指定寄存器 151设定NAND控制器控制寄存器150中的并行度("1"或"4")。即，处 理条件设定单元1314在从主机装置请求的数据的情况下将并行度设定为 "4"，并且在在存储器系统IO中产生的数据的写入或读取的情况下将并行 度设定为'T，。处理条件设定单元1314基于数据的目的地地址将NAND存 储器12将要使用的信道(当并行度为"l"时是信道中的任一者，而当并行 度为"4"时是"未指定")设定至信道指定寄存器152，并且将目的地地址设 定至地址指定寄存器153 (步骤Sll)。当通过处理条件设定单元1314对 NAND控制器控制寄存器150的设定完成时，通过数据传送处理器1311 开始DRAM 11与NAND存储器12之间的数据传送。
之后，NAND控制器控制寄存器150将并行度指定寄存器151的值和 信道指定寄存器152的值传送至NAND接口 140 (步骤S12 ) 。 NAND接 口 140控制通过并行度指定寄存器151和信道指定寄存器152指定的信道。 然后NAND接口 140执行用于存取位于通过地址指定寄存器153指定的地 址的数据的控制(步骤S13 )。从而，控制在DRAM 11与NAND存储器 12之间传送的数据的传送。
针对8位正常模式的情况和32位^Jt模式的情况顺序地解释在步骤 S12和S13处通过NAND控制器134执行的数据存取控制处理。图6 ( a) 和6 (b )描述在8位正常模式的情况下数据存取控制的处理状态，其中图 6(a)描述NAND控制器与NAND存储器之间的数据存取控制状态的概 要，而图6 (b)描述信号向构成NAND存储器的各个芯片的输入状态。 在此解释这样的实例，其中将"l"设定为并行度(即，设定8位正常模式)， 将"Chl"(并行搮作元件120B)指定为信道，并且将"芯片122-10"指定为 地址。然而，在实践中，代替芯片，将芯片122 (并行操作元件120A至 120D)中的地址指定为地址。
如图6(a)中所示，NAND接口 140控制控制引脚141A和输X/输出 引脚142A，使得在从NAND控制器控制寄存器150接收并行度指定寄存 器151的值和信道指定寄存器152的值之后仅将信号传输至"Chl"。此夕卜，如图6(b)中所示，NAND接口 140中的芯片启动信号输出单元143经由 芯片启动信号线CE2将芯片启动信号仅供应给通过地址指定寄存器153指 定的芯片122-10中的地址。因此，在正常模式下而非并行模式下在DRAM 11与NAND存储器12中的并行操作元件120B的芯片122-10中的预定地 址之间执行数据传送。
图7 (a )和7 (b )描述在32位X5Ul模式的情况下数据存取控制的处 理状态，其中图7 ( a)描述NAND控制器与NAND存储器之间的数据存 取控制状态的概^要，而图7 (b)描述信号向构成NAND存储器的各个芯 片的输入状态。在此解释这样的实例，其中将"4"设定为并行度(即，设定 32位^i4模式)，将"未指定"指定为信道，并且将"芯片122-5"指定为地 址。
如图7(a)中所示，NAND接口 140控制所有的控制引脚141和所有 的输A/输出引脚142，使得在从NAND控制器控制寄存器150接收并行度 指定寄存器151的值和信道指定寄存器152的值之后将信号传输至所有的 并行操作元件120A至120D。此时，NAND接口 140控制各个并行操作元 件120A至120D，以便在双速模式下执行数据写入和读取。此外，如图7 (b)中所示，NAND接口 140中的芯片启动信号输出单元143经由芯片 启动信号线CE1将芯片启动信号仅供应给通过地址指定寄存器153指定的 芯片122-5中的地址。因此，在双速模式下在DRAM11与NAND存储器 12中的所有并4亍搮作元件120A至120D的芯片122-5中的预定地址之间四 者并行地执行数据传送。
当结束通过透过NAND控制器控制寄存器150指定的条件所指定的数 据传送时，结束数据传送处理。
在以上解释中，通过不仅包括信道的并行度还包括数据传送速度的并 行度指定寄存器151，控制NAND存储器12中的各个信道。然而，并行 度指定寄存器151可仅指定信道的并行度，并且可分离地提供用于指定传 送速度的传送速度指定寄存器，以在正常模式与双速模式之间转换。根据 这样的配置，可通过分离地指定并行度和数据传送速度而使并行度和数据传送速度的组合更广泛。在以上解释中，可将并行度仅选择为"1"或"4"; 然而，并行度可在最大信道数目的范围内进行选择。
此外，以上已解释了这样的实例，其中处理条件设定单元1314如此设 定处理条件，以便将要从主机装置存取的数据是在32位双速模式下存取， 并且在NAND存储器12中产生的数据是在8位正常模式下存取。然而， 在具有数十千兆字节(gigabyte)的存储器容量的NAND存储器12的情况 下，管理信息的大小增加，并且作为管理信息的备除的快照具有大约"块大 小x2x4个信道"的大小。另一方面，由于日志是差异信息，日志一般具有 大约页大小的大小。因此，处理条件设定单元1314可如此设定处理*， 以便相对于将要从主机装置存取的数据和管理信息存储信息中的快照来执 行写入和读取时，这些信息件是在32位双速模式下存取，而当执行管理信 息存储信息中的日志的写入和读取时，信息是在8位正常模式下存取。这 对以下所i兌明的实施例同样适用。
根据第一实施例，根据数据的类型通过并行度指定寄存器151指定信 道15A至15D的并4亍度和对NAND控制器134中的NAND存储器12的 数据存取时的传送速度，并且通过信道指定寄存器152指定当不使用所有 的信道15A至15D时将要使用的信道。结果，当执行小于预定大小的数据 (例如在存储器系统IO中产生的数据的日志)的写入时，在8位正常模式 下使用一个选定的信道，以使得能够以页为单位向并行操作元件120A至 120D的一个选定块中写入，从而使得能够提高写入效率。此外，在需要重 写的数据的情况下，并行度减小，从而使得能够避免未针对其执行重写的 物理块的无用擦除。另一方面，当写入、读取或重写等于或大于预定大小 的数据(例如从主机装置指示的数据或快照)时，将传送速度设定为正常 模式的速度的两倍，并且通过增加并行度(例如四者并行)，与8位正常 模式相比可以双倍速度写入或读取四倍数量的数据。因此，可根据将要存 取的数据的大小执行有效的写^V/读取处理，并且可通过避免重写时的无用 擦除来延长存储器系统10的使用寿命。
在第一实施例中，通过NAND控制器控制寄存器150中的并行度指定寄存器151指定信道的并行度，并且通过信道指定寄存器152根据指定的 并行度来指定将要使用的信道。在本发明的第二实施例中，解释在通过数 据传送处理器执行数据传送时通过设计地址设定方法来减少将要在NAND 控制器控制寄存器150中设定的条件数目的方法。
图8是才艮据第二实施例的地址分配方法的实例。在第一实施例中，作 为实例说明了将物理地址独立地分配给构成NAND存储器12的并行操作 元件120A至120D的每一者并且物理地址的范围为从0至5000的情况。 此时，CPU 131中的数据传送处理器1311具有这样的功能，其用于指定0 至5000 (其是有效地址范围)当中的一个值作为仅用于连接到并行操作元 件120A至120D中的将要存取的并行操作元件的信道的地址，并且指定有 效地址范围外的一数值(例如5001 )作为用于连接到并行操作元件120A 至120D中的将不存取的并行操作元件的信道的地址。
通过由数据传送处理器1311指定地址，指定信道的并行度和在执行数 据传送时将要使用的信道。结果，NAND控制器控制寄存器150不需要并 行度指定寄存器151和信道指定寄存器152，而仅需要地址指定寄存器153。 此夕卜，处理M设定单元1314仅需要在地址指定寄存器153中指定将要通 过数据传送处理器1311存取的地址。
图9(a)和9(b)是根据第二实施例的寻址方法的实例。在该实例中， 数据传送处理器1311可仅选择"1"或"4"作为并行度，并且并行度包括数据 传送速度的信息。即，当执行将并行度指定为"l"的寻址时，认为选择8 位正常模式，而当执行将并行度指定为"4，，的寻址时，认为选择32位X5U4 模式。在以下解释中，假定用于指定信道的信道的识别符分别是ChO、 Chl、 Ch2和Ch3。
在图9 (a)中，在通过数据传送处理器1311进行数据存取时在地址 指定信息中指定对指定至信道ChO、 Chl和Ch3无效的信道地址(5001), 并且指定对指定至信道Ch2有效的地址。因此，认为指定并行度"l，，并且 指定"Ch2"作为信道。结果，NAND控制器134确定其是这样的数据存取 处理，其中并行度是指示仅使用信道Ch2的"l",并且数据存取速度是正常模式，以执行处理。此时，处理^fH殳定单元1314在地址指定寄存器 153中设定已指定的地址。因此，当采用并行度"l"执行处理时，设定M 将要使用的信道有效的地址范围内的地址，并且将有效地址范围外的地址 指定至地址指定信息中的其它信道。
在图9 (b)中，由于通过数据传送处理器1311将有效地址设定至地 址指定信息中的所有信道ChO至Ch3,指定并行度"4"，并且指定"未指定" 作为信道。结果，NAND控制器134确定其是这样的数据存取处理，其中 并行度是指示使用所有信道ChO至Ch3且具有双速模式中的数据存取速度 的"4"，以执行处理。此时，处理条件设定单元1314在地址指定寄存器153 中设定已指定的地址。
在以上解释中，数据传送速度被包括在由数据传送处理器1311进行的 地址设定中的并4亍度的指定中。然而，该配置可以为，使得在由数据传送 处理器1311进行的地址设定中指定不包括数据传送速度的纯并行度，且通 过在NAND控制器控制寄存器150中分离地提供传送速度指定寄存器而由 处理条件设定单元1314来设定数据传送速度。
根据第二实施例，当针对将要通过数据传送处理器1311存取的数据， 将地址设定在存取指定信息中时，将无效地址范围内的值设定至并行操作 元件120A至120D中的未存取的并行操作元件。因此，不需要在NAND 控制器控制寄存器150中提供用于指定并行度的并行度指定寄存器151, 从而使得能够简化存储器系统10的装置配置。
在第二实施例中，将从0至5000的范围内的地址分别分配给每一个并 行操作元件，并且将有效地址范围外的地址值指定至将要连接到不执行数 据传送处理的并^ft操作元件的信道，以从而i殳定并行度，且因此不提供并 行度指定寄存器和信道指定寄存器。在本发明的第三实施例中，解释通过 另 一地址指定方法设定并行度且不提供并行度指定寄存器和信道指定寄存 器的情况。
图10是才艮据第三实施例的NAND存储器中的地址分配方法的实例。 在第二实施例中，如图8中所示，将地址分配给构成NAND存储器12的并行操作元件120A至120D的每一者。然而，在第三实施例中，如图10 中所示，从并行操作元件120A、 120B、 120C和120D的头部依次分配地 址0、 1、 2、 3，并且之后依此顺序分配地址以分配作为整个NAND存储 器12的一个地址。即，当假定n是等于或大于O的整数时，以十进制记号 说明地址，将地址0、 4、 8、…、2n、…分配给并行操作元件120A(ChO)，
将地址l、 5、 9.....2n+l、…分配给并行操作元件120B ( Chl)，将地
址2、 6、 10、…、2n+2、…分配给并行操作元件120C (Ch2)，而将地 址3、 7、 11、…、2n+3、…分配给并行操作元件120D (Ch3)。
通过以这种方式分配地址，在十进制记号中，当通过将地址除以4获 得的余lbl"0"时，指示并行操作元件120A ( Ch0 )，当余数是"l"时，指 示并行操作元件120B ( Chl)，当余数是"2"时，指示并行操作元件120C (Ch2),而当余数是"3"时，指示并行操作元件120D (Ch3)。即，二进 制记号中的地址的最后两个数字是ChO中的"00"、 Chl中的"01"、 Ch2中 的"10"和Ch3中的"11"。因此，这些数字可用作用于识别信道的信道识别 信息(对应于权利要求中的并行操作元件识别信息)。可根据信道识别信 息的存在来设定信道使用的存在和并行度。
即，数据传送处理器1311执行寻址，使得并行操作元件120A至120D 中的将要存取的并行操作元件的数据中包括信道的信道识别信息，而并行
的信道识别信息。具体地，数据传送处理器1311将识别信道(并行操作元 件)的值(信道识别信息)指派至并行操作元件120A至120D中的将要存 取的并行操作元件的数据地址的最后两个数字，并且将除识别信道(并行 操作元件)的值(信道识别信息)外的值指派至并行操作元件120A至120D 中的将不存取的并行操作元件的地址的最后两个数字。
图11 U)和11 (b)是才艮据第三实施例的地址指定方法的实例。在该 实例中，假定数据传送处理器1311可仅选择并行度"1，，和"4"的任一者，并 且并行度包括数据传送速度。即，当执行寻址以便将并行度指定为"l"时， 认为选择8位正常模式，而当执行寻址以便将并行度指定为"4"时，认为选择32位双速模式。
在图11 ( a)中，在通过数据传送处理器1311进行的存取指定信息中， 将无效地址指定为信道ChO、 Chl和Ch3的地址。即，在将要指定至信道 ChO、 Chl和Ch3的各个地址中，在十进制记号中，通过将地址除以4获 得的余数最初应分别是O、 l和3;然而在这种情况下，余数对于所有这些 信道都是2。另一方面，将有效地址仅指定至信道Ch2。即，通过将十进 制记号的信道Ch2的地址除以4获得的余ltA 2。结果，NAND控制器134 确定其是这样的数据存取处理，其中并行度是指示仅使用信道Ch2且具有 正常模式的数据存取速度的"l"，以执行处理。因此，在采用并行度"l"执 行的处理的情况下，将地址仅设定至将要使用的信道，以便包括设定至信 道的信道识别信息(即，设定最初将要存取的地址)，并且将不包括信道 识别信息的地址设定至其它并行操作元件。
在图11 (b)中，通过数据传送处理器1311将有效地址指定至地址指 定信息中的所有信道ChO至Ch3。即，指定至所有信道ChO至Ch3的地 址包括各个信道ChO至Ch3中的有效信道识别信息。更具体地，通过将十 进制记号的信道ChO、 Chl、 Ch2和Ch3的各个地址除以4获得的余数分 别是O、 1、 2和3。结果，NAND控制器134确定其是这样的数据存取处 理，其中并行度是指示使用所有信道ChO至Ch3且具有双速模式的数据存 取速度的"4"，以执行处理。
在以上解释中，数据传送速度被包括在通过数据传送处理器1311进行 的地址设定中的并行度的指定中。然而，该配置可以是这样的配置，以便 在通过数据传送处理器1311进行的地址设定中指定不包括数据传送速度 的纯并行度，并且通过在NAND控制器控制寄存器150中分离地提供传送 速度指定寄存器而由处理条件设定单元1314来设定数据传送速度。
根据第三实施例，当数据传送处理器1311设定地址时，利用不包括其 信道识别信息的无效地址来设定将不存取的并行操作元件。因此，不需要 在NAND控制器控制寄存器150中提供用于指定并行度的并行度指定寄存 器151和用于指定将要^f吏用的信道的信道指定寄存器152，从而使得能够简化存储器系统10的装置配置。
在本发明的第四实施例中，解释在NAND存储器中定义用于存储具有 低并行度的数据的专有区域的情况。
图12是根据NAND存储器中的并行度的区域分段的实例。如图12中
并行度数据的高并行度存储区域1220。即，执行寻址，以便划分低并行度 存储区域1210。低并行度存储区域1210在从地址O至200的范围内，而 高并行度存储区域1220在从地址201至XXX的范围内。假定变成低并行 度存储区域1210与高并行度存储区域1220之间的边界的地址是预定的。 作为低并行度存储区域1210的具体实例，例如，可提及用于存储管理信息 存储信息的区域，更具体地是用于将日志存储在管理信息存储信息中的区 域。作为高并行度存储区域1220的具体实例，可提及用于存储针对其从主 机装置指示存储的数据的区域和用于将快照存储在管理信息存储信息中的 区域。
该实例指示将并行度设定为"1"或"4"的情况，并且假定并行度包括数 据传送速度。即，以8位正常模式下的速度存取具有并行度"1"的低并行度 存储区域1210，并且以32位正常模式下的速度存取具有并行度"4"的高并 行度存储区域1220。
因此，通过根据并行度中的差异对将要存取的区域分段，可在NAND 控制器134侧上对地址译码，并且可辨识传送并行度。即，当目的地地址 是0至200时，区域是低并行度存储区域1210，且因此NAND接口 140 在具有并行度"l，，的8位正常模式下存取低并行度存储区域1210，而当目 的地地址是201至XXX时，区域是高并行度存储区域1220,且因此NAND 接口 130在具有并行度"4"的32位双速模式下存取高并行度存储区域 1220。
接下来解释具有这样的配置的存储器系统io中的数据传送处理的操 作。图13是+艮据第四实施例的存储器系统中的数据传送处理的实例。在该 实例中，解释在DRAM 11与NAND存储器12之间执行数据传送的情况。CPU 131中的处理^HH殳定单元1314获得将要在DRAM 11与NAND存 储器12之间传送的数据的类型和地址。
然后处理^ft设定单元1314基于数据的类型和地址，相对于信道指定 寄存器152设定与目的地地址对应的并行操作元件120A至120D，并且相 对于NAND控制器控制寄存器150中的地址指定寄存器153设定目的地地 址(步骤S31)。当完成通过处理条件设定单元1314对NAND控制器控 制寄存器150的设定时，通过处理*设定单元1314开始DRAM 11与 NAND存储器12之间的数据传送处理。
NAND控制器134中的NAND接口 140基于通过NAND控制器控制 寄存器150中的信道指定寄存器152指定的信道和通过地址指定寄存器 153指定的地址，确定用于存取数据的并行度，以控制将要使用的并行操 作元件120A至120D (步骤S32 )。即，当地址是从0至200时，由于目 的地位于低并行度存储区域1210中，在8位正常模式下执行存取，而当地 址是从201至XXX时，由于目的地位于高并行度存储区域1220中，在32 位双速模式下执行存取。从而控制在DRAM 11与NAND存储器12之间 传送的数据的传送。当完成数据存取时，结束数据传送处理。
在步骤S32， NAND接口 140确定并行度以控制对NAND存储器12 中的各个信道的存取，然而，NAND控制器控制寄存器150可将信道指定 寄存器152中的信道设定的值和地址指定寄存器153中的目的地地址设定 的值传输至NAND接口 140,以便NAND控制器控制寄存器150侧控制信 道(步骤S32')。
在以上解释中，数据传ilil度被包括在并行度的指定中。然而，该配 置可以是这样的配置，其使得指定不包括数据传送速度的纯并行度，并且 通过在NAND控制器控制寄存器150中分离地提皿ilit度指定寄存器而 由处理条件设定单元1314来设定数据传送速度。
根据第四实施例，由于NAND存储器12根据将要存取的数据的并行 度的差异将NAND存储器12分段成区域，可根据目的地地址设定并行度， 并且不需要在NAND控制器控制寄存器150中提供用于指定并行度的并行度指定寄存器151，从而使得能够简化存储器系统10的装置配置。
在第四实施例中，说明了在NAND存储器中提供低并行度存储区域和 高并行度存储区域的情况。然而，在本发明的第五实施例中，解释这样的 配置，其中NAND存储器中的低并行度存储区域的大小和高并行度存储区 域的大小是可变的。
图14示意性地描述根据第五实施例的NAND控制器控制寄存器的一 个配置实例。除了信道指定寄存器152和地址指定寄存器153外，NAND 控制器控制寄存器150还包括低并行度存储区域指定寄存器154，其可改
并行度存储区域指定寄存器154是通过CPU 131中的处理^Hf设定单元 1314来设定，并且可改变低并行度存储区域1210的大小。
图15 (a)和15 (b)是当改变低并行度存储区域的大小时的实例。在 图15( a)中，低并行度存储区域指定寄存器154将低并行度存储区域1210 设定至从地址0至地址200的范围。另一方面，在图15 (b)中，低并行 度存储区域指定寄存器154将低并行度存储区域1210设定至从地址0至地 址300的范围。以这种方式，可通过由处理条件设定单元1314任意设定低 并行度存储区域指定寄存器154的值来改变低并行度存储区域1210的大 小。
在以上解释中，示出了提供改变低并行度存储区域1210的地址范围的 低并行度存储区域指定寄存器154的情况，然而，本发明并不限于此。例 如，可提供并行度存储区域设定寄存器，其改变用于存储任意并行度s (s 是自然数)的数据的存储区域的大小。由于第五实施例中的数据传送处理 与第四实施例中的数据传送处理相同，因此省略对其的解释。
根据第五实施例，由于提供并行度存储区域设定寄存器，其改变用于 存储具有特定并行度的数据的并行度存储区域中的地址范围，因此可任意 设定用于存储具有特定并行度的数据所需的区域。
在以上解释中，已解释了其中存储器系统使用NAND存储器作为第二 存储单元的实例，然而，本发明并不限于此。NAND存储器可包括能够记录等于或大于2个位的多值数据的存储器单元晶体管，而不包括能够记录 二进制值的存储器单元晶体管。可将以上实施例应用于存储器系统使用另 一非易失性半导体存储器作为第二存储单元的情况。在以上解释中，NAND 存储器12中的数据的写入和读取的单位是页大小的单位，并且擦除单位和 管理单位是块大小的单位，然而，本发明并不限于此，并且可分别使用任 意单位。
在以上解释中，已解释了其中第一存储单元是DRAM 11 (其是易失 性存储器)并且第二存储单元是NAND存储器12 (其是非易失性存储器) 的存储器系统的实例，然而，本发明并不限于此。例如，可将以上实施例 应用于这样的存储器系统，其中第 一存储单元是非易失性存储器并且第二 存储单元也是非易失性存储器。在这种情况下，不需要存储管理信息存储 信息(例如快照，其是通过第一存储单元(非易失性存储器)管理的管理 信息的*，和第二存储单元(NAND存储器)中的日志)的处理。然而， 可根据数据大小改变并行度和数据传送速度。
根据本发明，可存储小于块大小的数据和大于块大小的数据而不劣化 写入效率。
本领域技术人员将容易想到其他优点和修改。因此，本发明在其更宽 的方面不限于在此所示和所述的特定细节和示例性实施例。因此，可在不 偏离由所附权利要求书及其等价物所限定的总发明构思的精神或范围的情 况下进行各种修改。
权利要求
1.一种存储器系统，其包括易失性第一存储单元；非易失性第二存储单元，其存储通过所述第一存储单元从主机装置传输的数据，其中存储器区域包括多个并行操作元件；以及控制器，其执行在所述第一存储单元与所述第二存储单元之间或者所述第二存储单元内的数据传送，其中所述控制器包括接口指定单元，其相对于接口单元，指定并行操作元件指定信息和将要存取的数据的地址，所述并行操作元件指定信息指示所述第二存储单元中的将要用于存取所述数据的并行操作元件；所述接口单元，其并联连接到所述第二存储单元中的各个并行操作元件，用于存取基于由所述接口指定单元所指定的所述并行操作元件指定信息和所述地址而选择的所述第二存储单元中的一个或多个并行操作元件的地址；以及控制单元，其在数据存取时，根据将要存取的数据的类型，将用于所述数据存取的所述并行操作元件指定信息设定至所述接口指定单元。
2.根据权利要求l的存储器系统，其中所述并行操作元件具有多个平面，且被构成为可在正常模式与双速模 式之间切换，在所述正常模式下，在存取所述并行操作元件时同时使用的 平面的数目为一个，而在所述双速模式下，所述平面的数目为多个；所述接口指定单元还包括用于指定所述第二存储单元中的所述并行操 作元件中的数据的模式的功能；并且对于所述接口指定单元指定所述数据的模式的功能。
3.根据权利要求l的存储器系统，其中所述控制器还包括数据传送处 理器，其通过所述笫一存储单元执行在所述主机装置与所述第二存储单元之间的数据存取；并且当通过所述数据传送处理器存取的所述数据是由所述主机装置指示存 取的数据时，所述控制单元设定所述接口指定单元以使用所有的并行操作 元件。
4. 根据权利要求l的存储器系统，其中当存取在所述存储器系统中产 生的数据时，所述控制单元设定所述接口指定单元，以仅使用一个并行操 作元件。
5. 根据权利要求4的存储器系统，其中在所述存储器系统中产生的所 述数据是由所述控制器管理的管理信息且包括存储在所述第二存储单元中 的数据的存储位置。
6. 根据权利要求l的存储器系统，其中所述第一存储单元存储包括存 储在所述第二存储单元中的数据的存储位置的管理信息，所述笫二存储单元具有管理信息存储区域，用于存储包括快照和曰志 的管理信息存储信息，所述快照是在特定时间点处的所述管理信息的复本， 所述日志是当在所述管理信息中发生变化时在所述变化之前和之后的所述 管理信息的差异信息；并且当在所述管理信息存储区域中存储所述日志时，所迷控制单元i殳定所 述接口指定单元，以在正常模式下仅使用一个并行操作元件，并且当在所 述管理信息存储区域中存储所述快照时，所述控制单元设定所述接口指定 单元，以在双速模式下使用所有的并行操作元件。
7. 根据权利要求l的存储器系统，其中所述第一存储单元是动态随机 存取存储器(DRAM)，且所述第二存储单元是NAND型闪速存储器。
8. —种存储器系统，其包括 易失性第一存储单元；非易失性第二存储单元，其存储通过所述第 一存储单元从主机装置传 输的数据，其中存储器区域包括多个并行操作元件；以及控制器，其包括接口指定单元，其相对于接口单元，指定用于存取 数据的地址；所迷接口单元，其并联连接到所述笫二存储单元中的各个并行操作元件，用于基于由所述接口指定单元指定的所述地址而存取所述数据；以及控制单元，其在数据存取时，将所述第二存储单元中的目的地的 地址设定至所述接口指定单元，且其控制在所述第 一存储单元与所述第二 存储单元之间或者在所述第二存储单元内的数据传送，其中于在所述接口单元与所述第二存储单元之间的所述数据存取的并行操作元 件，并且相对于所述接口指定单元，设定用于将要使用的并行操作元件的 有效地址和用于将不使用的并行操作元件的无效地址。
9. 根据权利要求8的存储器系统，其中在所述第二存储单元中，为所 述并行操作元件的每一者分配地址。
10. 根据权利要求8的存储器系统，其中当将一地址整体分配给所述 第二存储单元以便包括能够识别所述第二存储单元中的每一个并行操作元件的并行操作元件识别信息时，所述控制单元相对于所述接口指定单元设 定这样的有效地址且i殳定这样的无效地址，该有效地址包括用于将要用于 所述数据存取的并行操作元件的并行操作元件识别信息，该无效地址不包 括用于将不使用的并行操作元件的并行操作元件识别信息。
11. 根据权利要求8的存储器系统，其中所述第二存储单元中的各个 并行操作元件具有以并行度限定的数据存储区域，其中根据在所述数据存 取时将要使用的并行操作元件的数目而设定将要存取的存储器区域，所述控制单元在所述数据存取时根据所述数据的类型而选择所述以并 行度限定的数据存储区域，并且将所述以并行度限定的数据存储区域中的 所述地址设定至所述接口指定单元；并且所述接口单元基于设定至所述接口指定单元的所述地址而确定所述并 行操作元件的数目，以执行在所述第二存储单元与所述接口单元之间的所 述数据存取。
12. 根据权利要求ll的存储器系统，其中所述接口指定单元还包括这 样的功能，其用于指定所述第二存储单元中的各个并行^Mt元件所具有的 所述以并行度限定的数据存储区域的范围。
13. 根据权利要求8的存储器系统，其中所述并行操作元件具有多个平面，且被构成为可在正常模式与双速模 式之间切换，在所述正常才莫式下，在存取所述并行操作元件时同时使用的 平面的数目为一个，而在所述双速模式下，所述平面的数目为多个；所述接口指定单元还包括用于指定所述第二存储单元中的所述并行操 作元件中的数据的模式的功能；并且对于所述接口指定单元指定所述数据的模式的功能。
14. 根据权利要求8的存储器系统，其中所述控制器还包括数据传送 处理器，其通过所述第一存储单元执行在所述主机装置与所述笫二存储单 元之间的数据存取；并且当通过所述数据传送处理器存取的所述数据是由所述主机装置指示存 取的数据时，所述控制单元设定所述接口指定单元以使用所有的并行操作 元件。
15. 根据权利要求8的存储器系统，其中当存取在所述存储器系统中 产生的数据时，所述控制单元设定所述接口指定单元，以仅使用一个并行 操作元件。
16. 根据权利要求15的存储器系统，其中在所述存储器系统中产生的 所述数据是由所述控制器管理的管理信息且包括存储在所述第二存储单元 中的数据的存储位置。
17. 根据权利要求8的存储器系统，其中所述第一存储单元存储包括 存储在所述第二存储单元中的数据的存储位置的管理信息，所述第二存储单元具有管理信息存储区域，用于存储包括快照和曰志 的管理信息存储信息，所迷快照是在特定时间点处的所述管理信息的复本， 所述日志是当在所述管理信息中发生变化时在所述变化之前和之后的所述 管理信息的差异信息；并且当在所述管理信息存储区域中存储所述日志时，所述控制单元设定所 述接口指定单元，以在正常模式下仅使用一个并行操作元件，并且当在所述管理信息存储区域中存储所述快照时，所述控制单元设定所述接口指定 单元，以在双速模式下使用所有的并行操作元件。
18.根据权利要求8的存储器系统，其中所述第一存储单元是动态随 才;U^取存储器(DRAM)，且所述第二存储单元是NAND型闪速存储器。
全文摘要
本发明提供一种存储器系统，其可存储小于块大小的数据和大于块大小的数据而不劣化写入效率，并且可根据该数据动态地改变并行度。根据本发明的一个实施例的存储器系统包括DRAM 11；NAND存储器12；以及具有NAND控制器控制寄存器150的控制器，该NAND控制器控制寄存器150指定并行操作元件指定信息和相对于NAND接口140的数据地址，所述并行操作元件指定信息指示在数据存取时所使用的NAND存储器12中的并行操作元件120A至120D，该NAND接口140并联连接到各个并行操作元件120A至120D而用于存取基于该指定并行操作元件指定信息和该地址而选择的一个或多个并行操作元件120A至120D的地址；以及CPU 131，其根据存取的数据的类型来设定该NAND控制器控制寄存器150中的并行操作元件指定信息。
文档编号G06F12/00GK101681302SQ200980000108
公开日2010年3月24日 申请日期2009年1月20日 优先权日2008年2月29日
发明者长富靖 申请人:株式会社东芝