专利名称：一种通用串行接口电路的制作方法
技术领域：
一种通用串行接口电路技术领域[0001]本实用新型涉及一种通用串行接口电路，尤其涉及一种低功耗USB2.0电路。
技术背景[0002]USB2.0具有传输速率高，连接、携带方便，可以热插拔，标准统一，可以连接 多个设备等特点，成为应用最为广泛，也最为成功的高速串行接口。每年USB设备出货 量高达数十亿，市场容量巨大。[0003]全球各个公司使用的传统USB2.0的电路图如图1所示，该USB电路包含电路 连接的模拟前端模块1、高速延迟锁相环模块2、弹力缓冲器模块3、数据选择模块4、反 向非归零译码模块5、比特抽取模块6、接收寄存器、接收状态机8、全速延迟锁相环和 数据恢复模块9、发送状态机10、发送寄存器、比特插入模块12、反向非归零编码模块 13、外部晶振14、时钟倍频器15、控制逻辑器16。[0004]所述的模拟前端模块1包含高速接收/发送模块11和全速接收/发送模块12 ； 所述的高速接收/发送模块11包含接收模块111、状态控制模块112、发送模块113;所 述的全速接收/发送模块12包含接收模块121、状态控制模块122、发送模块123。[0005]所述的接收寄存器包含接收移位寄存器71和接收保持寄存器72。[0006]所述的发送寄存器包含发送移位寄存器111和发送保持寄存器112。[0007]简要的接收过程如下输入的差分信号经过高/全速数据时钟恢复、缓冲、反 向非归零译码、比特抽出、串并转换后，输出16位信号送到USB2.0控制逻辑器。[0008]简要的发送过程如下USB2.0控制逻辑器输出16位信号，然后经过并串转换、 比特插入、反向非归零编码后发送到差分数据线上。[0009]传统的USB2.0物理层架构采用过采样数据时钟恢复，所以大量电路工作在 480MHz的频率下，功耗很大，在高速收发模式下正常功耗在55 mA以上，对于低功耗、 高精度应用场合并不适合。实用新型内容[0010]本实用新型提供的一种通用串行接口电路，其功耗比国际上主流产品功耗降低 70%以上，适用于低功耗、高精度应用场合。[0011]为了达到上述目的，本实用新型提供一种通用串行接口电路，该通用串行接口 电路包含电路连接的模拟前端模块、突发模式时钟数据恢复电路、弹力缓冲器模块、数 据选择模块、反向非归零译码模块、比特抽取模块、接收寄存器、接收状态机、全速延 迟锁相环和数据恢复模块、发送状态机、发送寄存器、比特插入模块、反向非归零编码 模块、外部晶振、时钟倍频器、控制逻辑器。[0012]采用突发模式时钟数据恢复电路代替了背景技术中的高速延迟锁相环模块来进 行数据恢复，大大降低了功耗同时减小了面积。[0013]所述的突发模式时钟数据恢复电路包含电路连接的门控振荡器组、锁相环模块和D触发器。[0014]所述的门控振荡器组包含第一门控振荡器和第二门控振荡器。[0015]所述的锁相环模块包含电路连接的第三门控振荡器、相位频率检测器和充电泵 和滤波器。[0016]该突发模式时钟数据恢复电路还包含电路连接第二门控振荡器的门控信号输入 端的反相器。[0017]该突发模式时钟数据恢复电路还包含或非门，该或非门的输入端分别电路连接 所述第一门控振荡器和第二门控振荡器的输出端，该或非门的输出端电路连接所述D触 发器的时钟信号端。[0018]所述突发模式时钟数据恢复电路的具体工作原理如下锁相环模块产生频率控 制信号提供给第一门控振荡器和第二门控振荡器，输入数据及其通过反相器后的反向信 号分别作为两个门控振荡器的门控信号，则第一门控振荡器和第二门控振荡器输出的恢 复时钟经过或非门组合成完整的恢复时钟分别同步到输入数据的上升沿和下降沿，同时 分别仅在输入数据的低电平和高电平时间内输出恢复时钟；第一门控振荡器和第二门控 振荡器输出的恢复时钟经过或非门组合成完整的恢复时钟输入到D触发器的时钟信号 端，该时钟信号与数据的上升以及下降沿同步，所以这里用来同步输入数据。[0019]所述的第一门控振荡器和第二门控振荡器分别包含电路连接的反相器环和门控 或非门，所述的反相器环包含若干级串联的反相器，第一级反相器的输入端连接门控或 非门的输出端，频率控制信号分别输入到反相器，门控信号输入到门控或非门；所述 的门控信号是输出时钟门控信号，当该信号为高时，门控振荡器的输出信号被强制拉低(反相器环路振荡器复位)，没有时钟信号输出，当该输出时钟门控信号为低时，反相 器环路振荡器开始工作，初始电平为低。以这种方式，输入数据作为门控信号使得其变 化边沿对门控振荡器的输出进行“门控”，从而达到恢复时钟和输入数据的边沿同步。[0020]本实用新型采用了新的数据接收链路，使得功耗大大减小。
[0021]图1是背景技术中USB电路的电路结构图。[0022]图2是本实用新型提供的通用串行接口电路的电路结构图。[0023]图3是本实用新型提供的通用串行接口电路中突发模式时钟数据恢复电路的电 路结构图。[0024]图4是本实用新型提供的通用串行接口电路中突发模式时钟数据恢复电路中的 门控振荡器的电路结构图。
具体实施方式
[0025]以下根据图2 图4，具体说明本实用新型的较佳实施例。[0026]如图2所示，为通用串行接口电路的电路结构图，该通用串行接口电路包含电 路连接的模拟前端模块1、突发模式时钟数据恢复电路(B-CDR) 17、弹力缓冲器模块 3、数据选择模块4、反向非归零译码模块5、比特抽取模块6、接收寄存器、接收状态机 8、全速延迟锁相环和数据恢复模块9、发送状态机10、发送寄存器、比特插入模块12、反向非归零编码模块13、外部晶振14、时钟倍频器15、控制逻辑器16。[0027]所述的模拟前端模块1包含高速接收/发送模块11和全速接收/发送模块12 ； 所述的高速接收/发送模块11包含接收模块111、状态控制模块112、发送模块113;所 述的全速接收/发送模块12包含接收模块121、状态控制模块122、发送模块123。[0028]所述的接收寄存器包含接收移位寄存器71和接收保持寄存器72。[0029]所述的发送寄存器包含发送移位寄存器111和发送保持寄存器112。[0030]本实用新型中，采用突发模式时钟数据恢复电路17代替了背景技术中的高速延 迟锁相环模块2来进行数据恢复，大大降低了功耗同时减小了面积。[0031]如图3所示，所述的突发模式时钟数据恢复电路17包含电路连接的门控振荡器 组、锁相环模块和D触发器176。[0032]所述的门控振荡器组包含第一门控振荡器171和第二门控振荡器172。[0033]所述的锁相环模块包含电路连接的第三门控振荡器173、相位频率检测器175和 充电泵和滤波器174。[0034]该突发模式时钟数据恢复电路17还包含电路连接第二门控振荡器172的门控信 号输入端的反相器177。[0035]该突发模式时钟数据恢复电路17还包含或非门178，该或非门178的输入端分别 电路连接所述第一门控振荡器171和第二门控振荡器172的输出端，该或非门178的输出 端电路连接所述D触发器176的时钟信号端。[0036]所述突发模式时钟数据恢复电路17的具体工作原理如下锁相环模块产生频率 控制信号提供给第一门控振荡器171和第二门控振荡器172，输入数据及其通过反相器 177后的反向信号分别作为两个门控振荡器的门控信号，则第一门控振荡器171和第二门 控振荡器172输出的恢复时钟经过或非门178组合成完整的恢复时钟分别同步到输入数据 的上升沿和下降沿，同时分别仅在输入数据的低电平和高电平时间内输出恢复时钟；第 一门控振荡器171和第二门控振荡器172输出的恢复时钟经过或非门178组合成完整的恢 复时钟输入到D触发器的时钟信号端，该时钟信号与数据的上升以及下降沿同步，所以 这里用来同步输入数据。[0037]如图4所示，所述的第一门控振荡器171和第二门控振荡器172分别包含电路 连接的反相器环和门控或非门1702，所述的反相器环包含若干级串联的反相器1701， 第一级反相器的输入端连接门控或非门1702的输出端，频率控制信号分别输入到反相 器1701，门控信号输入到门控或非门1702;所述的门控信号是输出时钟门控信号，当 该信号为高时，门控振荡器的输出信号被强制拉低(反相器环路振荡器复位)，没有时 钟信号输出，当该输出时钟门控信号为低时，反相器环路振荡器开始工作，初始电平为 低。以这种方式，输入数据作为门控信号使得其变化边沿对门控振荡器的输出进行“门 控”，从而达到恢复时钟和输入数据的边沿同步。[0038]本实用新型实现数据时钟恢复具有结构简单，同步速度快，功耗极低的优点， 所以能够实现低功耗的USB2.0 PHY。[0039]尽管本实用新型的内容已经通过上述优选实施例作了详细介绍，但应当认识到 上述的描述不应被认为是对本实用新型的限制。在本领域技术人员阅读了上述内容后， 对于本实用新型的多种修改和替代都将是显而易见的。因此，本实用新型的保护范围应由所附的权利要求来限定。
权利要求1.一种通用串行接口电路，该电路包含电路连接的模拟前端模块(1)、弹力缓冲 器模块(3)、数据选择模块(4)、反向非归零译码模块(5)、比特抽取模块(6)、 接收寄存器、接收状态机(8)、全速延迟锁相环和数据恢复模块(9)、发送状态机(10)、发送寄存器、比特插入模块(12)、反向非归零编码模块(13)、外部晶振(14)、时钟倍频器(15)、控制逻辑器(16)；其特征在于，该通用串行接口电路还包含电路连接所述模拟前端模块(1)、弹力缓 冲器模块(3)和时钟倍频器(15)的突发模式时钟数据恢复电路(17)。
2.如权利要求1所述的通用串行接口电路，其特征在于，所述的突发模式时钟数据恢 复电路(17)包含电路连接的门控振荡器组、锁相环模块和D触发器(176)。
3.如权利要求2所述的通用串行接口电路，其特征在于，所述的门控振荡器组包含第 一门控振荡器(171)和第二门控振荡器(172)。
4.如权利要求3所述的通用串行接口电路，其特征在于，所述的锁相环模块包含电路 连接的第三门控振荡器(173)、相位频率检测器(175)和充电泵和滤波器(174)。
5.如权利要求4所述的通用串行接口电路，其特征在于，所述的突发模式时钟数据 恢复电路(17)还包含电路连接第二门控振荡器(172)的门控信号输入端的反相器(177)。
6.如权利要求5所述的通用串行接口电路，其特征在于，所述的突发模式时钟数据恢 复电路(17)还包含或非门(178)，该或非门(178)的输入端分别电路连接所述第一 门控振荡器(171)和第二门控振荡器(172)的输出端，该或非门(178)的输出端电 路连接所述D触发器(176)的时钟信号端。
7.如权利要求6所述的通用串行接口电路，其特征在于，所述的第一门控振荡 器(171)和第二门控振荡器(172)分别包含电路连接的反相器环和门控或非门(1702)，所述的反相器环包含若干级串联的反相器(1701)，第一级反相器的输入端 连接门控或非门(1702)的输出端，频率控制信号分别输入到反相器(1701)，门控信 号输入到门控或非门(1702)。
8.如权利要求1所述的通用串行接口电路，其特征在于，所述的模拟前端模块(1) 包含高速接收/发送模块(11)和全速接收/发送模块(12)；所述的高速接收/发送 模块(11)包含接收模块(111)、状态控制模块(112)、发送模块(113)；所述的 全速接收/发送模块(12)包含接收模块(121)、状态控制模块(122)、发送模块(123)。
9.如权利要求1所述的通用串行接口电路，其特征在于，所述的接收寄存器包含接收 移位寄存器(71)和接收保持寄存器(72)。
10.如权利要求1所述的通用串行接口电路，其特征在于，所述的发送寄存器包含发 送移位寄存器(111)和发送保持寄存器(112)。
专利摘要一种通用串行接口电路，该电路采用突发模式时钟数据恢复电路代替背景技术中的高速延迟锁相环模块来进行数据恢复，大大降低了功耗同时减小了面积，结构简单，同步速度快。
文档编号G06F13/40GK201804327SQ20102053405
公开日2011年4月20日 申请日期2010年9月19日 优先权日2010年9月19日
发明者吴钰淳, 周正伟, 职春星 申请人:昆山芯视讯电子科技有限公司