专利名称：在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案的制作方法
技术领域：
本文中所揭示的发明性概念的实施例大体来说涉及数据处理系统的领域。更特定来说，本文中所揭示的发明性概念的实施例涉及通过将地址/控制信号交错而利用单一地址/控制总线的双信道双重数据速率接口方案。
背景技术：
数据处理系统可包括彼此交互以处理指令的各种组件。这些组件可包括与随机存取存储器(RAM)交互的计算机总线和存储器控制器。双重数据速率(DDR)同步动态 RAM(SDRAM)经由使用外部时钟而操作以使存储器的操作与外部数据总线同步。在此方案中，数据传送发生于时钟信号的上升沿和下降沿两者上，借此使数据发射速率相对于单数据速率方法加倍。对存储器操作的DDR方法包括原始DDR标准以及新近开发的DDR2和DDR3 方法。数据处理系统的架构可包含双信道架构，用以使从RAM到相关联存储器控制器的信道输送量容量加倍。在此架构中，两个或两个以上SDRAM存储器模块安装于匹配存储器组中且由存储器控制器经由单独数据信道存取。一种对于存储器架构实施的已知方法为利用单一 DDR存储器控制器来控制两个X 位DDR存储器模块(其中“X位”可为8位、16位、32位等)。以单独数据总线但单一地址/ 控制信号总线和单一芯片选择信号来操作此架构产生作为单一 2X位DDR存储器模块而有效地操作的架构。在此架构中，DDR控制器经由单独数据总线与两个单独X位DDR存储器模块交互。两个存储器模块由相同时钟信号加以计时。另外，两个存储器模块由同一时钟启用信号和同一芯片选择信号控制。第二组时钟启用信号与芯片选择信号的可用性允许扩展所述架构以使之与第二组存储器模块一起操作。两个存储器模块经由同一地址/控制总线而耦合到存储器控制器。因此，举例来说，如果存储器模块中的每一者为16位存储器，那么此架构作为单信道32位装置而有效地操作。另一实例架构利用具有两个X位DDR存储器模块、两个单独数据总线和两个单独地址/控制信号总线的单一存储器控制器来作为真正的双信道系统操作。在此方法中，两个存储器模块由相同时钟信号加以计时，但由不同时钟启用信号和不同芯片选择信号控制。另外，每一存储器模块经由其自身的单独地址/控制总线而耦合到存储器控制器。此架构产生真正的双信道操作。数据处理系统的性能可视数据传送的性质而定。对于小突发形式的数据传送来说，在总计存储器大小相同的情况下，双信道架构被认为可产生比单信道架构更好的性能。 还存在数据业务可具有混合突发长度(即，小数据突发和大数据突发)的系统。然而，在双信道方法中，地址/控制总线的重复造成与单信道配置相比引脚计数的增加。举例来说，对于典型的32位单信道DDR接口来说，引脚计数可为66个引脚。归因于地址/控制总线的重复，相应的双16位信道DDR接口可具有86个引脚。因此，在总计存储器相同的情况下，双信道方法可造成与单信道方法相比引脚计数的30%增加。双信道方法由此不可与典型单信道设计兼容，且利用双信道架构的性能因此增加系统层级设计的成本。引脚计数的增加防止以双信道方法来简单地替换单信道方法。因此，需要避免引脚计数增加且可与单信道架构兼容同时仍产生与单信道方法相比性能增加的双信道方法。此外，在不增加任何额外引脚的情况下，支持单信道模式与双信道模式两者的混合方法也将增加系统的性能。
发明内容
在一实施例中，描述一种存储器结构。所述存储器结构包含经配置以接收时钟信号且经由单一地址/控制总线耦合到多个存储器模块的存储器控制器。所述存储器控制器还经配置以将单独芯片选择信号发布到所述多个存储器模块中的每一者。所述存储器控制器经配置以根据所述时钟信号所供应的定时而在所述地址/控制总线上将命令的发布交错到两个不同存储器模块。特定来说，所述存储器控制器跨越所述地址/控制总线将命令发布到存储器模块且接着在此命令的所述发布之后的时间周期期间跨越所述地址/控制总线将命令发布到第二存储器模块。所述存储器控制器的此操作用以在不增加引脚计数的同时相对于典型单信道架构的操作增加性能。提及此说明性实施例并非用以限制或界定本文中所揭示的发明性概念，而是用以提供实例以辅助对本文所揭示的发明性概念的理解。在检视整个申请案之后，本发明的其它方面、优点和特征将变得显而易见，所述整个申请案包括以下章节
具体实施方式
和权利要求书。
当参看附图阅读以下具体实施方式
时，将更好地理解本文中所揭示的本发明性概念的这些和其它特征、方面和优点，附图中图1为说明在一实施例中组件之间的功能关系的图。图2为说明在一实施例中组件之间的关系的图。图3为说明双X位信道DDR存储器接口架构的一实施例的图。图4为说明在两个存储器模块之间将地址/控制信号交错的实施例的流程图。图5为说明在两个存储器模块之间将地址/控制信号多路复用的实施例的流程图。图6为说明在单信道操作与双信道操作之间切换的实施例的流程图。图7为说明可包括双X位信道DDR存储器接口架构的实例便携式通信装置的图。图8为说明可包括双X位信道DDR存储器接口架构的实例蜂窝式电话的图。图9为说明可包括双X位信道DDR存储器接口架构的实例无线因特网协议电话的图。图10为说明可包括双X位信道DDR存储器接口架构的实例便携式数字助理的图。图11为说明可包括双X位信道DDR存储器接口架构的实例音频文件播放器的图。
具体实施方式
贯穿描述内容，出于解释的目的，阐述众多具体细节以便提供对本文中所揭示的发明性概念的透彻理解。然而，对于所属领域的技术人员来说将显而易见，可在无这些具体细节中的一些的情况下实践本文中所揭示的发明性概念。在其它例子中，以框图形式展示众所周知的结构和装置以避免使本文中所揭示的发明性概念的基本原理模糊不清。本文中所揭示的发明性概念的实施例涉及双X位信道DDR存储器接口。如本文中所使用的“X位”指代所利用的存储器模块的大小且可为8位、16位、32位、64位、1 位等。 如本文中所使用的“DDR”指代用于在时钟信号的上升沿和下降沿两者上传送数据的双重数据速率标准且包含DDR、DDR2和DDR3标准以及将来的兼容标准。图1为展示在总线主控器110、DDR控制器120与DDR存储器130之间的功能关系的总体说明。总线主控器可为微处理器。在此关系中，DDR控制器120支持由总线主控器 110对DDR存储器130的存取。在一些实施例中，DDR控制器可包括于数字信号处理器中。 图2说明包含微处理器210和DDR控制器220的示范性数字信号处理器200及其与DDR存储器230的关系。在一个实施例中，双X位信道DDR存储器接口与用于每一存储器模块的单独数据总线以及单独时钟启用信号和芯片选择信号但单一地址/控制信号总线和单一时钟(CK信号、/CK信号)一起操作。使用单一地址/控制总线，所述接口可通过将地址/控制信号交错和在存储器模块之间双态触发操作而实现双信道操作。图3说明双X位信道DDR存储器接口 300的一个实施例。DDR存储器控制器310经由单独数据总线340、350与X位DDR存储器0320和X位DDR存储器1330交互。两个存储器模块320、330由相同信号CK和/CK 加以计时。然而，存储器模块320、330各自分别由单独时钟启用信号CKEO、CKEl和单独芯片选择信号CS0、CS1控制。两个存储器模块320、330经由同一地址/控制总线360耦合到 DDR存储器控制器330。当存储器模块320或330未加以利用达一时间周期时，时钟启用信号CKEO、CKEl 通过准许DDR存储器控制器310停用存储器模块320或330的计时而启用功率节省特征的操作。另外，芯片选择信号CS0、CS1准许DDR存储器控制器310在需要时在存储器模块320 与330之间双态触发操作。主要DDR命令并不在每一时钟循环上发布，且某些实施例可利用此状况以增加数据处理效率。举例来说，当DDR存储器控制器310将PRECHARGE (预充电)命令发布到存储器模块320时，DDR存储器控制器310在将下一命令发布到同一存储器模块320之前等待一时间周期(表示为tRP)。在此实施例中，在等待周期期间，DDR存储器控制器310可将命令发布到另一存储器模块330而非保持静止。因此，如果DDR存储器控制器310已将 PRECHARGE(预充电)命令发布到存储器模块320，那么在发布此命令之后的tRP等待周期期间，DDR存储器控制器310可激活CSl以启用与存储器模块330有关的操作且将命令发布到存储器模块330。依据所述命令，在将所述命令发布到存储器模块330之后且在将下一命令发布到同一存储器模块之前可存在等待时间。因此，如果在将PRECHARGE(预充电) 命令发布到存储器模块320之后的等待周期tRP已逝去，那么在将命令发布到存储器模块 330之后的等待周期期间，DDR存储器控制器310可将下一命令发布到存储器模块320。命令的此交错可继续，借此允许DDR存储器控制器310的性能相对于在还具有单一地址/控制信道的单2X位信道架构中操作的同一 DDR控制器的性能得以增加。因此，双X位信道操
7作的性能增加可在不相应增加引脚计数的情况下得以实现。主要DDR命令及其相应发布后等待时间如下
权利要求
1.一种存储器结构，其包含存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到多个存储器模块；其中所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块；其中所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的第一者，且在所述第一命令的所述发布之后的一时间周期期间跨越所述地址/控制总线将第二命令发布到所述多个存储器模块中的第二者。
2.根据权利要求1所述的存储器结构，其中所述时钟信号包含偶数循环与奇数循环；所述多个存储器模块包含第一存储器模块和第二存储器模块；且其中所述存储器控制器在所述时钟信号的偶数循环上跨越所述地址/控制总线将命令发布到所述第一存储器模块，且在所述时钟信号的奇数循环上跨越所述地址/控制总线将命令发布到所述第二存储器模块。
3.根据权利要求1所述的存储器结构，其中所述存储器控制器经配置以在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且所述存储器控制器进一步经配置以在如由所述先前发布到所述第一存储器模块的命令所确定的所述时间周期期间将命令发布到所述第二存储器模块。
4.根据权利要求1所述的存储器结构，其中所述存储器结构安置于便携式通信装置内。
5.根据权利要求1所述的存储器结构，其中所述存储器控制器经配置以在发布所述第一命令时激活第一芯片选择信号且在发布所述第二命令时激活第二芯片选择信号。
6.根据权利要求1所述的存储器结构，其中所述时间周期与所述第一命令相关联。
7.一种存储器结构，其包含存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到第一和第二存储器模块；其中所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块；其中所述存储器控制器在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且其中所述存储器控制器跨越所述地址/控制总线将命令的发布多路复用到所述第一和第二存储器模块以优化所述地址/控制总线的带宽使用。
8.根据权利要求7所述的存储器结构，其中所述存储器结构安置于便携式装置内。
9.一种存储器结构，其包含存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线而耦合到多个存储器模块；其中所述存储器控制器经配置以在将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块与将同一芯片选择信号发送到所述多个存储器模块中的每一存储器模块之间切换；其中在所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的第一者，且在所述第一命令的所述发布之后的一时间周期期间跨越所述地址/控制总线将第二命令发布到所述多个存储器模块中的第二者； 且其中在所述存储器控制器经配置以将同一芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以跨越所述地址/控制总线将第一命令发布到所述多个存储器模块中的任一者，且跨越所述地址/控制总线将后续第二命令发布到所述多个存储器模块中的任一者。
10.根据权利要求9所述的存储器结构，其中在所述存储器控制器经配置以将单独芯片选择信号发送到所述多个存储器模块中的每一存储器模块时，所述存储器控制器进一步经配置以在将后续命令发布到所述第一存储器模块之前等待如由先前发布到所述第一存储器模块的命令所确定的至少一时间周期，且所述存储器控制器进一步经配置以在如由所述先前发布到所述第一存储器模块的命令所确定的所述时间周期期间将命令发布到所述第二存储器模块。
11.根据权利要求9所述的存储器结构，其中所述存储器结构安置于便携式通信装置内。
12.一种方法，其包含跨越地址/控制总线将第一芯片选择信号和第一命令发布到第一存储器模块；以及在所述第一命令的发布之后的一时间周期期间跨越所述地址/控制总线将第二芯片选择信号和第二命令发布到第二存储器模块。
13.根据权利要求12所述的方法，其中所述时间周期与所述第一命令相关联。
14.一种方法，其包含跨越地址/控制总线将第一芯片选择信号和第一命令发布到第一存储器模块； 在所述第一命令的所述发布之后的第一时间周期期间跨越所述地址/控制总线将第二芯片选择信号和第二命令发布到第二存储器模块；在至少所述第一时间周期之后跨越所述地址/控制总线将第三芯片选择信号和第三命令发布到所述第一存储器模块；以及在所述第二命令的发布之后的至少一第二时间周期之后将第四芯片选择信号和第四命令发布到所述第二存储器模块。
15.根据权利要求14所述的方法，其进一步包含 监视包含奇数循环和偶数循环的时钟信号；仅在偶数时钟循环上将命令发布到所述第一存储器模块；以及仅在奇数时钟循环上将命令发布到所述第二存储器模块。
16.根据权利要求14所述的方法，其中所述第一时间周期与所述第一命令相关联且所述第二时间周期与所述第二命令相关联。
17.根据权利要求14所述的方法，其进一步包含将命令多路复用到所述第一和第二存储器模块以优化所述地址/控制总线的带宽使用。
18.根据权利要求17所述的方法，其中所述第一时间周期与所述第一命令相关联且所述第二时间周期与所述第二命令相关联。
全文摘要
本发明描述一种存储器结构。在一个实施例中，所述存储器结构包含存储器控制器，其经配置以接收时钟信号且经由单一地址/控制总线耦合到多个存储器模块。所述存储器控制器经由用于每一存储器模块的单独芯片选择信号耦合到所述多个存储器模块中的每一者。所述存储器控制器根据所述时钟所供应的定时以交错型式跨越所述地址/控制总线将命令发布到所述存储器模块。在将命令发布到一个存储器模块之后的等待周期期间，所述存储器控制器可将命令发布到不同的存储器模块。
文档编号G06F13/16GK102483725SQ201080037743
公开日2012年5月30日 申请日期2010年8月26日 优先权日2009年8月26日
发明者拉古·桑库拉特里, 毛健, 迈克尔·德普 申请人:高通股份有限公司