专利名称：定时器模块和用于检验定时器模块的输出信号的方法
技术领域：
本发明涉及一种定时器模块和一种用于检验定时器模块的输出信号的方法。
背景技术：
对于安全关键的应用而言，例如在汽车领域中的控制设备的情况下，常见的是冗余地计算或生成各种输出信号和值并且紧接着将这些输出信号和值进行比较。由此可能识别有缺陷的信号和值并且必要时丢弃或也可以修正这些信号或值。经常，为此在进行比较之前，按字节地或按字地计算和存储数据。在DE-102004051992 Al中，当两个处理单元被切换到比较模式时，激活比较。对于 这种比较附加地可以与数据一起提供时钟信息，该时钟信息允许对数据进行同步关联。当要进行同步的立即比较时，所述一个处理单元可以通过保持信号被停止到达到同步为止，或者所产生的数据由紧接着的FIFO存储单元来彼此同步。
发明内容
发明优点
根据独立权利要求所述的本发明能够通过将硬件数据处理单元、尤其是例如控制设备的定时器单元的输出信号与冗余的输出信号进行比较而实现对所述输出信号的特别有效的、快速的和可灵活配置的检验。通过实现为EXOR链接(VerkniKipfung)(异或，反效(Antivalenz))，对冗余的输出信号的比较的检验变得特别有效。特别可靠的并且有效的故障识别在此可以通过如下方式来实现在比较故障的情况下，即在冗余的信号的位不一致时，相对应的故障信号作为标志被写入到状态寄存器中，使得该故障信号在随后被成功比较的其他位的情况下被保持到通过访问(优选地通过外部计算单元的访问)使该故障信号复位为止。由此，例如外部计算单元根据检验的需要或者也与其他条件(计算单元的工作负荷)有关地查询故障寄存器和/或状态寄存器和/或使故障寄存器和/或状态寄存器复位。其他优点和改进方案通过从属权利要求的特征得到。特别灵活的扩展方案的出发点的是，比较的执行(例如在执行比较的比较模块中)通过配置可以被激活(freischalten)或被拒绝。此外，当例如根据状态寄存器中的故障标志，被比较的冗余的输出信号的两位的有缺陷的比较导致输出故障信号(在定时器模块之内或向外)和/或导致通过中断(Interrupt)使外部计算单元中断时,可以达到特别高的安全性。
其中
图I示出了定时器模块的示意图。图2示出了比较模块的示意图。图3示出了用于处理比较结果的电路装置。
图4示出了用于对定时器模块的输出信号进行同步的位精确的比较的方法。
具体实施例方式控制设备的定时器模块优选地可以被实施为控制设备(例如车辆控制设备)的微控制器中的IP块。该IP块集时间功能以及必要时角度功能(Winkelfunktion)于一体，接收车辆的传感装置(例如ESP的偏航率传感器(Drehratensensor))的信号和/或分析所述信号并且作用于汽车的执行器(例如在“打滑”的情况下作用于行驶动力学)。会将这种如在下文所描述的定时器可替换地也集成到输出级中，或者单独地设置这种定时器，但是该定时器始终需要进行配置的单元(例如外部计算单元)，在将该定时器集成在控制设备微控制器中的情况下，这例如是所述进行配置的单元或控制设备CPU (或计算单元)。在图I中示出了示例性定时器模块100的整体架构。定时器模块的整体结构简化地具有(多个)信号输入单元116，所述(多个)信号输入单元116将值输出给路由单元101，这些值在其他模块中被处理并且处理过的值通过路由单元101被转交给输出单元114。通过在下文所描述的模块的并行工作方式，可以在短时间内操作大数目的请求。如果不需要 确定的模块，则这些模块也可以为了节省电流(功率消耗、降低温度)的目的而被断开。定时器模块100的核心是中央路由单元101，输入单元(例如(多个)模块116)、输出单元(例如(多个)模块114)、处理单元(例如模块109)和存储单元(例如模块120)被连接到该中央路由单元101上。路由单元101将这些模块灵活地并且可配置地相互连接，并且通过阻塞式请求和发送数据来表示用于定时器模块的新中断方案。该路由单元101在没有实施中断控制器的情况下也应付得了，这节省了面积并且由此节省了芯片费用。定时器单元100的中心方案是路由单元101的用于数据流的路由机制。定时器模块100的每个与路由单元101连接的模块(和/或子模块)可以具有任意数目的路由单元写通道(数据源)和任意数目的路由单元读通道(数据宿)。路由单元101的该方案设置的是，灵活地并且有效地将任意的数据源与任意的数据宿相连接。这可以通过数据路由机制来实现，如其从未公开的DE 10200900189中所知道的那样。参数存储器模块120包括三个子单元121、122和123。子单元121是在FIFO (先进先出(First In, First Out))存储器122与路由单元101之间的接口。子单元123是在模块的通用总线接口(和/或复用设备112 (参见下部))与FIFO 122之间的数据接口。参数存储器模块120可以用作用于进入的数据特性的数据存储器或者用作用于发出的数据的参数存储器。这些数据被存储在按逻辑方式处于FIFO子单元122之内的存储器、例如RAM 中。(优选地包括多个输入的)定时器输入模块116负责对定时器模块100的输入信号进行滤波和接收。输入信号的各种特性可以在定时器输入模块116的通道之内被测量。在此，在定时器输入模块116中，这些信号与时间信息和其他物理信息相链接，并且在处理之后以及必要时在暂存在输出单元114中之后被用于生成输出信号。物理信息例如是发动机的角度或者也是其他任何物理量，如质量、温度、液体的水位高度、振荡的相位、信号的多个事件(边沿)或者周期持续时间。输入特性例如可以连同新信号电平包括所检测到的上升输入边沿或下降输入边沿的时间戳值，或连同当前时间戳包括从通道使能(Kanal-Freigabe)起的边沿数目，或包括针对整个PWM周期的PWM信号长度。与输入信号关联的值(如时基的值和在输入事件的时刻的角度基准(Winkelbasis)的值)因此表征输入信号，并且许可在连接到路由单元101上的其他模块(例如模块109)中进行计算，而且接着可以提到(ansprechen)输出单元(输出单元114),在该输出单元(输出单元114)中根据所传送的值结合当前时基值和/或角度基准值来产生输出信号。对于已进展的数据处理而言，定时器输入模块116的所检测到的输入特性可以通过路由单元101被路由到定时器模块100的其他处理单元。用于时钟准备(Taktaufbereitung)的单元102负责计数器和定时器模块100的时钟产生。该用于时钟准备的单元102提供了可配置的时钟，并且不仅带有时间相关的计数器而且带有位置相关的计数器的时基单元103为定时器模块100提供共同时基和/或提供当前的时间信息和位置信息(例如角度)。各个模块都被供给时钟和时基，并且通过路由单元101彼此交换数据。通过本地地存在于各个模块中的比较器，数据相对于当前的时间和/或位置被比较，并且在此用信 号通知所作出的判定，譬如接通输出信号。在借助路由单元101对数据进行路由时，分支单元111将源的数据也提供给在一个模块或不同的模块中的多个数据宿，因为通常设置有对数据的阻塞式读取，该阻塞式读取仅仅允许从源一次读取数据。由于用于定时器模块100的可写入到路由单元101的子模块通道的每个写地址仅能够被唯一的模块读取，所以不可能并行地将数据流提供给不同的模块。这并不适用于如下源在数据已被接收器读取之后，这些源并未使其数据无效，如例如针对DPLL模块104可以被设置的那样。为了解决常规模块的这个问题，分支单元111能够实现多次复制数据流。子模块111提供了输入通道和输出通道。为了克隆进入的数据流，相对应的输入通道可以被映射到一个或多个输出通道上。DPLL (数字锁相环(digital phase locked loop))模块104被用于倍频。该模块104的目的是在输入频率快速改变的应用的情况下也实现位置信息或值信息的更高精度。DPLL模块104根据位置相关的输入信号产生如下脉冲这些脉冲能够在时基单元103中实现更精细地被划分的位置信息。由此，例如角度钟(Winkeluhr)可以显示比输入信号预给定的更精细的分辨率的旋转角。此外，在DPLL模块104中有关于速度或转速的信息可用，并且可以作出如下预测也在将时间上的前进(Vorlauf)包括在内(例如考虑激励模块(Ansteuermodul)的惯性)的情况下何时到达预给定的位置。DPLL模块104的输入信号通过定时器输入模块106来引导,在输入映射模块105中被滤波或者也在(例如尤其是用于分析电动机的)传感器模式分析模块115中被组合。定时器输入模块106相对于其他定时器输入模块116因此具有如下特点该定时器输入模块106将当前的滤波值转递给输入映射模块105和DPLL模块104，其中该定时器输入模块106利用所述当前的滤波值对输入信号进行滤波，并且所述滤波值在那也算进了经过滤波的边沿的时间戳，以便获得实际的边沿时间。传感器模式分析模块115可以被使用，以便分析多个霍尔传感器的输入并且以便与(优选地包括多个输出的)定时器输出模块113共同地辅助直流电机(BLDC，无刷直流(brushless direct current))的运行。附加地,传感器模式分析模块115例如也可以被使用，以便计算一个或两个电机的旋转速度。
借助输出比较单元108可以将输出信号按位地进行相互比较。该输出比较单元108针对在安全相关的应用中的使用而被设计。主要思想在这种情况下是具有使输出倍增的可能性，以便在该单元中能够进行比较。如果为此例如使用简单的EXOR(异或(exclusiveOR))函数，则可需要保证要比较的输出模块的整个循环的输出特性。如在图I中示出的那样，输出比较单元108通过用附图标记9所表示的连接而与在定时器输出模块113与引脚12之间的连接相连接。监控器单元(Monitor-Einheit) 107同样针对在安全相关的应用中的使用而被设计。主要思想在此是提供监控共同被使用的电路和资源的可能性。这样，钟(Uhren)的活动性以及路由单元101的基本活动性被监控。监控器单元107使得外部CPU (中央处理单元(central processing unit))和/或一般地使得外部计算单元能够简单地监控用于安全关键的应用的中央信号。所述模块的中断线(中断请求线(Interrupt request line))在图I中通过具有结尾“2”和根据模块的前三个数字的四位附图标记来表征。中断聚集模块(Unterbrechung skonzentrierungsmodul)110被采用，以便将各个单独的子模块的中断线XXX2适当地聚束成中断组并且接着转交给外部计算单元。所有模块都可以由计算单元通过总线接口(通用握手接口(universelleHandshaking-Schnittstelle))来配置。通过该总线接口也可以交换数据。针对未被连接到路由单元上的输出模块(即定时器输出模块113)，输出以此例如针对周期性流程而被配置。定时器输出模块113提供独立的通道，例如以便在每个输出引脚上生成PWM(脉宽调制(pulse width modulated))信号。附加地,在定时器输出模块113的输出上可以产生脉冲计数器调制过的信号。与路由器单元101连接的定时器输出模块114基于其与路由器单元101的连接而能够在没有CPU交互的情况下产生复杂的输出信号。通常，输出信号特性由与路由器单元101连接的子模块(譬如DPLL子模块104、多通道定序器模块(Mehrkanal-Sequenzer-Modul) 109或参数存储器模块120)而通过到路由器单元101的连接来提供。多通道定序器模块109是与路由单元101相连接的通用的数据处理模块。该多通道定序器模块109的主要应用之一是计算如下复杂输出序列所述复杂输出序列可以与时基单元103的时基值有关，并且所述复杂输出序列结合模块114被处理。与路由器单元101连接的定时器输出模块114的每个子模块都包括如下输出通道所述输出通道可以彼此独立地在不同的可配置的运行模式下工作。微控制器总线在图I中用附图标记11来标明，不同的引脚(或引脚组)用附图标记
12-15来标明。定时器模块配备有通用总线接口，该通用总线接口可以多方面地与各种SoC总线(Soc=片上系统(System on a chip))相适配。该通用总线接口的适配通常通过桥接模块来实现，该桥接模块将该通用总线接口的信号转换成相应的SoC总线的信号。所述模块的通用总线接口在图I中通过具有结尾“I”和根据模块的前三个数字的四位附图标记来表征。复用设备112使所述通用总线接口复用。在图I中，在所述通用总线接口 XXXl与复用设备112之间的连接用附图标记1-8来表示。
对于硬件数据处理单元(例如控制设备的定时器模块100)的至少两个冗余的输出信号，要进行比较，尤其是进行按位的比较，尤其是以便通过输出信号与冗余产生的信号的比较来保证和/或监控该输出信号的无缺陷。在下文为此尤其描述的是，如何能够实现冗余信号的同步生成，以及在没有附加存储的情况下如何可以实现信号的按位比较。在图2中示意性地示出了图I中的输出比较单元108的示例性结构。在此，输出比较单元108用附图标记210标明。用附图标记201和202标明输出模块，优选地标明分别带有多个输出通道的输出模块。在该扩展方案中，输出模块201对应于图I中的输出模块114，而输出模块202对应于图I中的输出模块113。如果要检验这两个输出模块201或202的通道之一的输出信号，则输出信号可以被相同的输出模块的另一通道冗余地并且同步地生成，并且可以通过连接221或连接222被发送给输出比较单元210。在此，连接221和222必要时对应于多个线路。输出模块201通过连接221与比较单元211相连接，输出模块202通过连接222与比较单元212相连接。在所述比较单元中，冗余产生的信号可以按位地相互比较，并且该比较 结果可以被存储。通过使能单元213经由连接223或224将比较和/或将比较单元211或212激活((enabled))。比较单元211和212分别与故障信号控制装置214相连接，通过该故障信号控制装置214根据比较结果来确定和/或控制措施。为此目的，故障信号控制装置214与故障信号发生器215经由连接227相连接，而与中断发生器216经由连接228相连接。故障信号发生器可以通过连接229将故障信号可替换地发送到定时器单元100的其他模块，例如发送到监控器单元107，或者将故障信号向外寄送，即向定时器模块外部寄送。中断发生器216可以通过中断连接230引起外部计算单元(CPU)的中断。输出信号的比较要以可配置方式来进行，尤其是，外部计算单元要通过输出比较单元108和/或210中的配置位来使能和配置比较过程。输出模块201和202的产生要比较的信号的两个通道可以原则上可替换于通过经由计算单元进行合适配置的“比较配置”而也被用于产生独立的不同信号。在输出比较单元108和/或210和输出模块201和202中，为此根据应用附加地设置配置位。针对要执行的对冗余输出信号的比较，要使要比较的信号的信号生成的开始同步地进行。由此可能将数据直接地、同步地串行比较，而不必分析附加的时钟信息，或者不必通过保持信号而使这两个信号发生器之一(即输出模块之一 201或202)停止到达到同步为止。冗余信号的比较接着可以在比较单元211和212中通过EXOR函数(异或和/或反效)来实现。在输出比较单元108中通过设置配置位例如由外部计算单元来配置输出模块113和114的至少两个(例如相邻的)输出通道，使得可以将所述输出通道进行比较。这包括通过两个输出冗余地输出相同输出信号和通过这两个输出通道同时开始信号生成。优选地，在此，输出通道之一的输出信号实际被向外给予，而另一输出信号仅作为冗余信号被产生用于比较过程。可替换地，输出信号的使能也可以在成功的比较之后才进行。附加地，在输出比较单元210中设置配置位，使得相对应选择的输出通道的输出信号通过使能单元213被使能用于比较(尤其是通过EXOR函数)。通过输出比较单元210可以同时配置和执行多个比较(即多个输出通道对或组的比较)。
在图3中示意性地示出了用于处理和/或存储比较结果的电路装置。该电路装置300优选地分别在比较单元211和212中或在故障信号控制装置214 (图2)中被实施。输出模块的两个冗余的输出信号的每个被比较的位的比较结果、即EXOR函数的结果(例如成功=位O和失败=位I)通过连接310被写入第一寄存器301中，并且以通过时钟连接311的时钟信号经由元件302被接收到寄存器303中。在此，优选地可以设置的是，在寄存器303中，结果“故障”(例如位I)可以被保持并且也不被随后的结果“无缺陷的”改写，直至相对应的位和/或相对应的在寄存器303中存储的结果通过计算单元或通过计算单元指令被复位为止。故障信号可以根据在寄存器303中存储的值通过连接313而被转递。如果比较因此失败，即两个要比较的输出信号并不相互一致，则可以报告故障并且例如致使(ausloesen)外部处理器(外部计算单元)上的中断。故障信号可以同样向定时器模块外部被发送或被发送到监控单元或监控器单元107，存储在那里并且接着在那里被外部计算单元(有规律地或无规律地)检查。在图4中示出了用于对冗余的输出信号进行按位同步比较的方法的流程。冗余的 输出信号在此指的是，输出通道(在无缺陷的情况下)位精确地生成相同的输出信号。在第一步401，通过配置硬件数据处理单元100的一个输出模块或不同输出模块(201，202)的至少两个输出通道引起输出通道产生冗余的输出信号，并且同步开始输出信号产生。对于冗余的输出信号生成必须为不同的输出通道提供为了生成所需的相同信息。在第二步402 (该第二步在时间上可以在第一步之前、期间或之后)，进行硬件数据处理单元100的输出比较模块210的配置，该配置引起所述至少两个输出通道针对用于比较所述输出通道的输出信号而被使能。尤其是，因此用于比较单元211或212的输出通道的输出信号被使能。输出信号在比较单元211或212中直接地(在不存储或延迟的情况下)按位地被EXOR链接并且由此按位地就一致性进行比较(步骤403)。故障标志和/或比较结果标志被存储在状态寄存器303中(步骤404)。尤其是，比较结果标志在故障的情况下(EX0R结果为1，即在相同比较时钟中的比较信号的不同位)被保留在状态寄存器303中并且不被可能的跟随的成功的对各个位的比较来改写，直至该状态寄存器(例如通过外部计算单元)被复位为止。在可替换的步骤405和406中，根据寄存器303中的比较结果标志的值进行故障措施、如故障信号输出或计算单元中断(EX0R结果为1，故障，步骤405)或不进行故障措施(EXOR结果为O，没有故障，步骤406)。
权利要求
1.一种定时器模块(100)，其具有至少两个输出通道，其特征在于，所述至少两个输出通道能够被配置为使得所述至少两个输出通道生成冗余的输出信号并且所述冗余的输出信号的生成同步地开始；该定时器模块(100)具有通过EXOR链接实现所述冗余的输出信号的比较的装置，并且该定时器模块(100 )具有存储EXOR链接的结果来使得对于有缺陷的比较的结果被保持到通过访问使该对于有缺陷的比较的结果复位为止的装置。
2.根据权利要求I所述的定时器模块(100)，其特征在于，该定时器模块(100)具有基于在定时器模块外部的计算单元的访问来使结果复位的装置。
3.根据前述权利要求之一所述的定时器模块(100)，其特征在于，在定时器模块(100)的输出比较模块(108)中进行比较，并且输出比较模块(108)能够被配置为使得所述冗余的输出信号能够被使能或不被使能用于比较。
4.根据前述权利要求之一所述的定时器模块(100)，其特征在于，该定时器模块(100)具有在有缺陷的比较的情况下输出故障信号和/或致使计算单元中断的装置。
5.一种用于检验定时器模块(100)的输出信号的方法,其特征在于,该定时器模块(100)的至少两个输出通道被配置为使得所述至少两个输出通道生成冗余的输出信号并且所述冗余的输出信号的生成同步地开始；通过EXOR链接实现所述冗余的输出信号的比较；并且存储比较的结果来使得对于有缺陷的比较的结果被保持到通过外部访问使该对于有缺陷的比较的结果复位为止。
6.根据权利要求5所述的方法，其特征在于，对于有缺陷的比较的结果基于在定时器模块外部的计算单元的访问而被复位。
7.根据前述权利要求之一所述的方法，其特征在于，在有缺陷的比较的情况下输出故障信号和/或致使计算单元中断。
全文摘要
本发明涉及一种带有至少两个输出通道的定时器模块。在此，所述至少两个输出通道可被配置来使得所述至少两个输出通道生成冗余的输出信号并且所述冗余的输出信号的生成同步地开始。此外，定时器模块还具有如下装置通过EXOR链接实现所述冗余的输出信号的比较的装置，以及存储EXOR链接的结果来使得对于有缺陷的比较的结果被保持到通过访问使该结果复位为止的装置。
文档编号G06F11/16GK102812442SQ201180016802
公开日2012年12月5日 申请日期2011年3月17日 优先权日2010年3月31日
发明者E.贝尔, S.施密特, J.哈尼施 申请人:罗伯特·博世有限公司