一种控制处理器频率的方法、装置及系统的制作方法
【专利摘要】本发明实施例公开了一种控制处理器频率的方法、装置及系统，所述方法包括：获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；如果所述期望频率参数大于所述最大频率参数，则根据所述最大频率参数生成第一时钟信号；将所述第一时钟信号输出给所述处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率，其中，所述第一频率为最大频率。本发明实施例解决了现有技术中对电子产品中多处理器的频率进行控制，导致成本费用增加，以及降低电子产品扩展性的技术问题。
【专利说明】一种控制处理器频率的方法、装置及系统
【技术领域】
[0001]本发明涉及终端处理技术，特别涉及一种控制处理器频率的方法、装置及系统。
【背景技术】
[0002]随着电子产品的发展，高频与多功能已经成为高端电子产品两项最为重要的性能指标。但是在中低端的电子产品市场中，仍然有大量的消费群体，并且从该消费群体的切身需求出发，需要降低该电子产品的性能，从而满足该消费群体的需求。例如，在多核处理器(CPU)中，对不使用的处理器进行永久性的关闭，或者对处理器的频率进行永久性的限制等。但随着处理器的生产技术的发展，很多高质量的电子产品都能在提高其倍频和外频的情况下“超频”运行，从而给普通用户带了实惠，同时也给了一些非法商贩可乘之机，大量经过Eemark(打磨)的处理器充斥市场，损害消费者利益。
[0003]在对现有技术的研究和实践过程中，本发明的发明人发现，现有的实现方式中，不能对现有高端电子产品的多个处理器的频率进行有效控制，只能进行删减或者减低频率，不但大大的增加成本，而且也降低了电子产品的扩展性。
【发明内容】
[0004]本发明实施例中提供了一种控制处理器频率的方法、装置及系统，以解决现有技术中对电子产品中多处理器的频率进行控制，导致成本费用增加，以及降低电子产品扩展性的技术问题。
[0005]为解决上述问题，本发明实施例提供一种控制处理器频率的方法，所述方法包括:
[0006]获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；
[0007]如果所述期望频率参数大于所述最大频率参数，则根据所述最大频率参数生成第一时钟信号；
[0008]将所述第一时钟信号输出给所述处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率，其中，所述第一频率为最大频率
[0009]本发明实施例还提供一种控制处理器频率的装置，包括:
[0010]获取单元，用于获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；
[0011]第一生成单元，用于在所述期望频率参数大于所述最大频率参数时，根据所述最大频率参数生成第一时钟信号；
[0012]第一控制单元，用于将所述第一时钟信号输出给所述处理器，以控制所述处理器工作在所述第一时钟信号对应的第一频率；其中，所述第一频率为最大频率。
[0013]本发明实施例再提供一种处理系统，所述系统包括:一次性可编程逻辑控制器、一次性可编程逻辑阵列器件、限频值存储器、期望值存储器、频率模板比较器、锁相环、至少两个开关设备，其中，
[0014]所述一次性可编程逻辑控制器，用于获取期望烧写的一次性可编程逻辑阵列数据，并对所述一次性可编程逻辑阵列数据进行格式转换，并将转换后的一次性可编程逻辑阵列数据输出至一次性可编程逻辑阵列器件；
[0015]所述一次性可编程逻辑阵列器件，用于对接收转换后的一次性可编程逻辑阵列数据进行烧写，得到多个处理器允许工作的最大频率参数，以及永久的高电平信号或低电平信号，并将多个处理器允许工作的最大频率参数发送至限频值存储器，以及将所述高电平信号或低电平信号输出至对应的开关设备；
[0016]所述限频值存储器，用于存储所述一次性可编程逻辑阵列器件输入的多个处理器允许工作的最大频率参数，并将所述最大频率参数输出至频率模板比较器；
[0017]所述期望值存储器，用于获取并存储用户期望多个处理器工作的期望频率参数，并将所述期望频率参数输出至频率模板比较器；
[0018]所述频率模板比较器，用于判断所述期望频率参数是否大于所述最大频率参数，如果大于，则输出所述最大频率参数至所述锁相环；否则，输出所述期望频率参数至所述锁相环；
[0019]所述锁相环，用于将所述频率模板比较器输入的所述最大频率参数生成第一时钟信号；以及将所述第一时钟信号输出给对应的处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率；或者，将所述频率模板比较器输入的期望频率参数生成第二时钟信号，并将所述第二时钟信号输出给对应的处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率；其中，所述第一频率为最大频率，所述第二频率为期望频率；
[0020]所述开关设备，用于根据所述一次性可编程逻辑阵列器件数日的所述高电平信号或低电平信号控制与所述开关设备对应的处理器处于永久性关闭状态，或开启状态。
[0021]由上述技术方案可知，本发明实施例中，通过比较获取的期望频率参数和最大频率参数(即限频值)的大小，并在所述期望频率参数大于最大频率参数时，根据所述最大频率参数生成对应频率的时钟信号，控制处理器工作在所述时钟信号对应的频率；从而达到对处理器的频率进行限制的效果。
【专利附图】
【附图说明】
[0022]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0023]图1为本发明实施例提供的一种控制处理器频率的方法的流程图；
[0024]图2为本发明实施例提供的另一种控制处理器频率的方法的流程图；
[0025]图3为本发明实施例提供的一种控制处理器频率的装置的结构示意图；
[0026]图4为本发明实施例提供的一种控制处理器频率的装置的第二结构示意图；
[0027]图5为本发明实施例提供的一种处理系统的结构示意图。
【具体实施方式】[0028]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0029]请参阅图1，图1为本发明实施例提供的一种控制处理器频率的方法的流程图，所述方法包括:
[0030]步骤101:获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；
[0031 ] 其中，所述获取用户期望多个处理器工作的期望频率参数，可以通过配置接口获取所述多个处理器工作的期望频率参数；并存储所述期望频率参数，比如通过期望存储器存储等。
[0032]所述获取多个处理器允许工作的最大频率参数的过程包括:通过总线接口获取所述预设频率参数(即芯片设计或者产品布置时由技术人员根据产品的应用环境预估的频率参数，当然也可以根据预设的规则来制定)对应的一次性可编程逻辑(比如eFuse等)阵列数据；对所述一次性可编程逻辑阵列数据进行格式转换；烧写格式转后的一次性可编程逻辑阵列数据，获得对应的最大频率参数，可以通过限频值锁存器存储所述最大频率参数。当然，烧写格式转后的一次性可编程逻辑阵列数据，不但可以得到对应的最大频率参数，还可以得到永久的高电平状态或低电平状态。
[0033]其中，获取所述预设频率参数对应的一次性可编程逻辑阵列数据的可以通过一次性可编程逻辑控制器来获取，然后通过内部处理后，将一次性可编程逻辑阵列数据转换成一次性可编程逻辑阵列器件接口的数据，通过一次性可编程逻辑阵列器件烧写一次性可编程逻辑阵列数据，得到最大频率参数，并将最大频率参数输出至限频值锁存器存储，但并不限于此，还可以其他类似器件来实现过程，本实施例不作限制。
[0034]步骤102:如果所述期望频率参数大于所述最大频率参数，则根据所述最大频率参数生成第一时钟信号；
[0035]在该实施例中，频率模板比较器可以比较期望值锁存器存储的期望频率参数与限频值锁存器内存储的最大频率参数的大小关系；当期望频率参数大于最大频率参数(即限频值)，则该频率模板比较器输出最大频率参数至锁相环(PLL，Phase Locked Loop)，反之，输出期望频率参数至PLL。所述PLL是一个常用的基本器件，在接收来自频率模板比较器输出的数值(比如最大频率参数或者期望频率参数)后，根据该数值生成对应频率大小的时钟信号。其具体的生成过程，对于本领域技术来说，已是熟知技术，在此不再赘述。
[0036]步骤103:将所述第一时钟信号输出给所述处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率。其中，所述第一频率为所述最大频率。
[0037]该实施例中，PLL将生成对应的频率大小的时钟信号输出到处理器中，控制所述处理器工作在所述第一时钟信号对应的最大频率(即第一频率)。
[0038]本发明实施例中，通过比较获取的期望频率参数和最大频率参数(即限频值)的大小，并在所述期望频率参数大于最大频率参数时，根据所述最大频率参数生成对应频率的时钟信号，控制处理器工作在所述时钟信号对应的频率；从而达到对处理器的频率进行限制的效果。[0039]还请参阅图2，图2为本发明实施例提供的另一种控制处理器频率的方法的流程图，所述方法包括:
[0040]步骤201:获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；
[0041]该步骤的获取过程具体详见步骤101所述，在此不再赘述。
[0042]步骤202:判断所述期望频率参数是否大于所述最大频率参数，如果大于，执行步骤203和步骤204 ;否则，执行步骤205和步骤206 ；
[0043]在该步骤中，可以是频率模板比较器比较从期望值锁存器存储中获取的期望频率参数与从限频值锁存器中获取的最大频率参数的大小关系，比如，如果期望频率参数对应的频率为2GHZ，而最大频率参数对应的频率为1GHZ，频率模板比较器经过比较后，将IGHZ的频率参数发送给PLL。
[0044]步骤203:根据所述最大频率参数生成第一时钟信号；
[0045]该步骤中，PLL根据输入的该最大频率参数生成相应频率大小的时钟信号，可以是与自身的时钟参考源进行比较，然后生成相应频率大小的时钟信号，其具体过程对于本领域技术人员来说已是熟知技术，在此不再赘述。
[0046]步骤204:将所述第一时钟信号输出给所述处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率；
[0047]步骤205:根据所述期望频率参数生成第二时钟信号；
[0048]该生成过程与步骤203的生成过程的原理相同，具体详见上述，在此不再赘述。
[0049]步骤206:将所述第二时钟信号输出给所述处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率。其中，所述第二频率为所述期望频率。
[0050]本发明实施例中，通过比较获取的期望频率参数和最大频率参数(即限频值)的大小，并在所述期望频率参数大于最大频率参数时，根据所述最大频率参数生成第一时钟信号，并控制处理器工作在所述第一时钟信号对应的第一频率；以及在所述期望频率参数小于或等于最大频率参数时，根据所述期望频率参数生成第二时钟信号，并控制处理器工作在所述第二时钟信号对应的第二频率。从而达到对处理器的频率进行限制的效果。
[0051]在上述实施例的基础上，所述方法还可以进一步包括:在所述烧写格式转后的一次性可编程逻辑阵列数据时，还获得多个永久的高电平信号或低电平信号；根据所述高电平信号或低电平信号控制所述多个处理器中对应的处理器处于永久性关闭状态，或开启状态；其中，所述开启状态可以包括:处理器的工作状态和非工作状态。
[0052]其中，一次性可编程逻辑阵列器件在对一次性可编程逻辑阵列数据烧写时，该器件内部只能进行一次烧写的熔丝，烧写后该一次性可编程逻辑阵列器件的输出将会是一个永久的高或者低电平状态。需要说明的是，一次性可编程逻辑阵列器件的不同，其容量也不同，从而输出管脚数量也不同。
[0053]本发明实施例中，可以使用一次性可编程逻辑方式实现对于器件(比如处理器)需要永久性限频。
[0054]可选的，对于非永久性关闭状态的处理器，所述方法还可以进一步包括:如果接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号，则控制对应的关闭非永久性关闭状态的处理器处于关闭状态；在所述关闭非永久性关闭状态的处理器处于关闭状态后，如果接收到软件控制器输入的开启所述关闭状态的处理器的开启信号，则控制关闭状态的处理器处于开启状态。
[0055]比如，如果非永久性关闭状态的多个处理器中一个处理器处理工作状态，而设计人员期望关闭处于工作状态的这个处理器，则设计人员可以通过软件控制器输出期望处理器关闭的信号至开关设备，所述开关设备在接收到所述期望处理器关闭的信号后，关闭这个处理器，即让这个处理处于关闭状态，当然，该关闭状态也可以是永久性关闭状态；之后，如果设计人员又期望开启所述这个关闭的处理器，则同样通过软件控制器向该开关设备发送期望该处理器开启的信号，所述开关设备开启所述关闭的处理器，即处理器处于开启状态。
[0056]也就是说，当一次性可编程逻辑输出信号使处理器处于复位状态时，该处理器就永久性关闭；反之，对于非永久性关闭状态的处理器，还可以通过软件控制器输出的控制信号，对非永久性关闭状态的处理器进行关闭，并且在关闭后，还可以开启该处理器。
[0057]再比如，一个产品支持2个CPU处理器，但是当市场需求变化，需要一款只要I个CPU处理器的产品时，这样就不需要从新开发和生产芯片，只要通过一次性可编程逻辑将其中一个CPU永久关闭即可。
[0058]基于上述方法的实现过程，本发明实施例还提供一种控制处理器频率的装置，其对应的结构示意图如图3所示，所述装置包括:获取单元31，第一生成单元32和第一控制单元33，其中，
[0059]所述获取单元31，用于获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；所述第一生成单元32，用于在所述期望频率参数大于所述最大频率参数时，根据所述最大频率参数生成第一时钟信号；所述第一控制单元33，用于将所述第一时钟信号输出给所述处理器，以控制所述处理器工作在所述第一时钟信号对应的第一频率(即最大频率)。
[0060]可选的，所述装置还可以进一步包括:第二生成单元和第二控制单元，其中，所述第二生成单元，用于在所述期望频率参数小于或等于所述最大频率参数时，根据所述期望频率参数生成第二时钟信号；第二控制单元，用于将所述第二时钟信号输出给所述处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率(即期望频率)。
[0061]可选的，本发明实施例还提供另一种控制处理器频率的装置，其对应的结构示意图如图4所示，所述装置包括:获取单元41，判断单元42，第一生成单元43和第一控制单元44、第二生成单元45和第二控制单元46，其中，
[0062]所述获取单元41，用于获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；
[0063]所述判断单元42，用于判断获取单元41获取的所述期望频率参数是否大于所述最大频率参数，并将大于的判断结果发送给所述第一生成单元43 ;将小于或等于的判断结果发送给所述第二生成单元45 ；
[0064]所述第一生成单元43，用于在接收到所述判断单元发送大于的判断结果时，根据所述最大频率参数生成第一时钟信号；所述第一控制单元44，用于将所述第一时钟信号输出给所述处理器，以控制所述处理器工作在所述第一时钟信号对应的第一频率
[0065]所述第二生成单元45，在接收到所述判断单元发送小于或等于的判断结果时，根据所述期望频率参数生成第二时钟信号；所述第二控制单元46，用于将所述第二时钟信号输出给所述处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率。
[0066]可选的，所述获取单元包括:第一获取单元和第二获取单元，其中，
[0067]所述第一获取单元，用于通过配置接口获取所述多个处理器工作的期望频率参数；所述第二获取单元，用于通过总线接口获取所述预设频率参数对应的一次性可编程逻辑阵列数据；对所述一次性可编程逻辑阵列数据进行格式转换；以及烧写格式转后的一次性可编程逻辑阵列数据，获得所述多个处理器工作的最大频率参数。
[0068]其中，所述第二获取单元包括:一次性可编程逻辑控制器和一次性可编程逻辑阵列器件，其中，所述一次性可编程逻辑控制器，用于通过总线接口获取所述预设频率参数对应的一次性可编程逻辑阵列数据；并将所述一次性可编程逻辑阵列数据转换为一次性可编程逻辑阵列器件识别的格式；所述一次性可编程逻辑阵列器件，用于烧写转换后的一次性可编程逻辑阵列数据，并输出所述多个处理器工作的最大频率参数。
[0069]可选的，所述一次性可编程逻辑阵列器件在烧写转换后的一次性可编程逻辑阵列数据时，还输出多个永久的高电平信号或低电平信号；所述装置还可以进一步包括:第三获取单元和第三控制单元，其中，
[0070]所述第三获取单元，用于接收所述一次性可编程逻辑阵列器件输出的多个永久的高电平信号或低电平信号；第三控制单元，用于根据所述高电平信号或低电平信号控制所述多个处理器中对应的处理器处于永久性关闭状态，或开启状态。
[0071]可选的，对于非永久性关闭状态的处理器，所述装置还可以进一步包括:还包括:第一接收单元，第四控制单元，第二接收单元和第五控制单元，其中，所述第一接收单元，用于接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号；所述第四控制单元，用于根据所述关闭非永久性关闭状态的处理器的信号，关闭所述非永久性关闭状态的处理器；所述第二接收单元，用于在关闭非永久性关闭状态的处理器后，接收到软件控制器输入的开启关闭状态的处理器的信号；所述第五控制单元，用于根据所述开启关闭状态的处理器的信号，开启所述关闭状态的处理器。
[0072]在该实施例中，所述第一接收单元和第二接收单元可以集成在一起，也可以独立部署，本实施例不作限制。
[0073]本发明实施例中，通过一次性可编程逻辑技术，对永久不需要工作的器件进行硬性关闭；对需要永久频率限制的器件进行频率限制。
[0074]还请参阅图5，为本发明实施例提供的一种处理系统，其结构示意图如图5所示，所述系统包括:一次性可编程逻辑控制器51、一次性可编程逻辑阵列器件52、限频值存储器53、期望值存储器54、频率模板比较器55、锁相环56、至少两个开关设备57(本实施例以三个开关设备为例)，以及多个处理器58，图中以CPUO至CPUn个为例。其中，
[0075]所述一次性可编程逻辑控制器51，用于获取(比如通过总线接口获取)预设烧写的一次性可编程逻辑阵列数据，并对所述一次性可编程逻辑阵列数据进行格式转换，并将转换后的一次性可编程逻辑阵列数据输出至一次性可编程逻辑阵列器件；
[0076]也就是说，该一次性可编程逻辑控制器可以通过总线接口获取预设烧写的一次性可编程逻辑(比如eFuse)阵列数据，并通过内部处理后，转换成一次性可编程逻辑阵列器件接口的数据，以便于一次性可编程逻辑阵列器件烧写一次性可编程逻辑阵列。[0077]所述一次性可编程逻辑阵列器件52，用于对接收转换后的一次性可编程逻辑阵列数据进行烧写，得到多个处理器允许工作的最大频率参数，以及永久的高电平信号或低电平信号，并将多个处理器允许工作的最大频率参数发送至限频值存储器，以及将所述高电平信号或低电平信号输出至对应的开关设备；
[0078]比如，eFuse阵列器件，该eFuse阵列器件内部含有只能进行一次烧写的熔丝，进行烧写后，该eFuse阵列器件的输出将会是一个永久的高电平信号或者低电平信号。需要说明的是，eFuse阵列器件的不同，其容量也不同，从而输出管脚数量也不同。
[0079]所述限频值存储器53，用于存储所述一次性可编程逻辑阵列器件输入的多个处理器允许工作的最大频率参数，并将所述最大频率参数输出至频率模板比较器；
[0080]也就是说，该限频值存储器对允许处理器工作的最大频率值参数进行锁存，并且在eFuse阵列一次烧写成功后，该限频值存储器内的数值就是一个固定值。
[0081]所述期望值存储器54，用于获取(比如通过配置接口获取)并存储用户期望多个处理器工作的期望频率参数，并将所述期望频率参数输出至频率模板比较器；
[0082]该期望值存储器的数值不能由用户进行修改，而是产品完成前由芯片人员进行设置。当希望器件(比如处理器)工作在某一频率时(但是该值也不一定是最终的工作频率，需要与限频值进行比较)，就需要给锁相环PLL配置准确的参数，该期望值存器就是用于锁存该参数值的，并且该参数值通过配置接口输入。
[0083]所述频率模板比较器55，用于判断所述期望频率参数是否大于所述最大频率参数，如果大于，则输出所述最大频率参数至所述锁相环；否则，输出所述期望频率参数至所述锁相环；
[0084]所述锁相环56，用于将所述频率模板比较器输入的所述最大频率参数生成第一频率对应的第一时钟信号；以及将所述第一时钟信号输出给对应的处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率；或者，将所述频率模板比较器输入的期望频率参数生成第二频率对应的第二时钟信号，并将所述第二时钟信号输出给对应的处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率；
[0085]所述开关设备57，用于根据所述一次性可编程逻辑阵列器件数日的所述高电平信号或低电平信号控制与所述开关设备对应的处理器处于永久性关闭状态，或开启状态。
[0086]可选的，对于非永久性关闭状态的处理器，还包括:软件控制器59，其结构示意图如图5所示。其中，
[0087]所述软件控制器59，用于获取(比如通过控制接口获取)并存储期望非永久性关闭状态的处理器关闭或开启的参数，并将所述参数对应的信号输出至所述开关设备；
[0088]所述开关设备57，还用于在接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号时，控制与所述开关设备对应的非永久性关闭状态的处理器处于关闭；以及，在非永久性关闭状态的处理器的关闭后，如果接收到软件控制器输入的开启关闭状态的处理器的信号，则根据所述开启关闭状态的处理器的信号，开启所述关闭状态的处理器。
[0089]由上述技术方案可知，本发明实施例的目的有两个:1、控制处理器进行永久性的硬性限频，具体包括:通过一次性可编程逻辑(比如eFuse)限制处理器工作在某一个频率范围，当外部配置给处理器的工作频率超过了 eFuse频率范围，那么本发明会强制处理器只能工作在频率范围的最大值。当外部配置给处理器的工作频率没有超过eFuse限制的频率范围，那么处理器将会工作在实际配置的频率；2、控制处理器进行永久性的硬性功能关闭，具体包括:通过一次性可编程逻辑(比如eFuse)进行熔丝的烧断，控制产品内部功能单元(比如处理器)的开关，达到该功能的永久性硬性关闭，反之，可以通过软件配置进行产品内部功能(比如处理器)的开启与关闭的选择。
[0090]因此，本发明实施例中，可以采用一次性可编程逻辑(比如eFuse)技术，对永久不需要工作的器件(比如处理器)进行硬性关闭；也可以对需要永久频率限制的器件(比如处理器)进行频率限制。
[0091]为了便于理解，下面以对多核与高频的应用处理器进行锁核与限频为例来说明。
[0092]例如产品最高可以支持到16个CPU处理器，并且工作频率最高可以达到2GHz。现需要对其中一部分的CPU进行永久性的关闭，使它们不工作，并且需要将所有工作的CPU最高工作频率降低到1GHZ。这就可以利用该发明所述技术方案，将IGHz的数值烧写到eFuse阵列内，从而使eFuse阵列的输出管脚正确。所以，限频值锁存器的数值将使PLL的输出时钟信号为1GHz，从而达到了限频的效果。如果期望关闭的某一个CPU，其对应的选择开关由于eFuse阵列输出管脚无效，而通过软件控制器输出关闭该CPU的控制信号至选择开关(即开关设备)，选择开关使CPU —直处于复位状态，该CPU停止工作，当然，在该CPU停止工作后，还可以通过件控制器输出开启该CPU的控制信号至该选择开关，选择开关开启该停止过程的CPU。
[0093]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从 而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0094]通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。
[0095]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种控制处理器频率的方法，其特征在于，包括:获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；如果所述期望频率参数大于所述最大频率参数，则根据所述最大频率参数生成第一时钟信号；将所述第一时钟信号输出给所述处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率，其中，所述第一频率为最大频率。
2.根据权利要求1所述的方法，其特征在于，还包括:如果所述期望频率参数小于或等于所述最大频率参数，则根据所述期望频率参数生成第二频率对应的第二时钟信号；将所述第二时钟信号输出给所述处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率，其中，所述第二频率为期望频率。
3.根据权利要求2所述的方法，其特征在于，还包括:判断所述期望频率参数是否大于所述最大频率参数，如果大于，执行所述根据最大频率参数生成第一时钟信号的步骤；否则，执行所述根据期望频率参数生成第二时钟信号的步骤。
4.根据权利要求1至3任一项所述的方法，其特征在于，所述获取用户期望多个处理器工作的期望频率参数，具体包括:通过配置接口获取所述多个处理器工作的期望频率参数； 所述获取多个处理器允许工作的最大频率参数，具体包括:通过总线接口获取所述预设频率参数对应的一次性可编程逻辑阵列数据；对所述一次性可编程逻辑阵列数据进行格式转换；烧写格式转后的一次性可编程逻辑阵列数据，获得对应的最大频率参数。
5.根据权利要求4所述的方法，其特征在于，还包括:在所述烧写格式转后的一次性可编程逻辑阵列数据时，还获得多个永久的高电平信号或低电平信号；根据所述高电平信号或低电平信号控制所述多个处理器中对应的处理器处于的永久性关闭状态，或开启状态。
6.根据权利要求5所述的方法，其特征在于，对于非永久性关闭状态的处理器，所述方法还包括:如果接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号，则控制对应的关闭非永久性关闭状态的处理器处于关闭状态；在所述关闭非永久性关闭状态的处理器处于关闭状态后，如果接收到软件控制器输入的开启所述关闭状态的处理器的开启信号，则控制关闭状态的处理器处于开启状态。
7.—种控制处理器频率的装置，其特征在于，包括:获取单元，用于获取用户期望多个处理器工作的期望频率参数，以及获取所述多个处理器允许工作的最大频率参数；第一生成单元，用于在所述期望频率参数大于所述最大频率参数时，根据所述最大频率参数生成第一时钟信号；第一控制单元，用于将所述第一时钟信号输出给所述处理器，以控制所述处理器工作在所述第一时钟信号对应的第一频率；其中，所述第一频率为最大频率。
8.根据权利要求7所述的装置，其特征在于，还包括:第二生成单元，用于在所述期望频率参数小于或等于所述最大频率参数时，根据所述期望频率参数生成所述第二时钟信号；第二控制单元，用于将所述第二时钟信号输出给所述处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率；其中，所述第二频率为期望频率。
9.根据权利要求7或8所述的装置，其特征在于，还包括:判断单元，用于判断所述期望频率参数是否大于所述最大频率参数，并将大于的判断结果发送给所述第一生成单元；将小于或等于的判断结果发送给所述第二生成单元；所述第一生成单元，还用于在接收到所述大于的判断结果时，根据所述最大频率参数生成所述第一时钟信号；所述第二生成单元，还用于在接收到所述小于或等于的判断结果时，根据所述期望频率参数生成所述第二时钟信号。
10.根据权利要求7至9任一项所述的装置，其特征在于，所述获取单元包括:第一获取单元，用于通过 配置接口获取所述多个处理器工作的期望频率参数；第二获取单元，用于通过总线接口获取所述预设频率参数对应的一次性可编程逻辑阵列数据；对所述一次性可编程逻辑阵列数据进行格式转换；以及烧写格式转后的一次性可编程逻辑阵列数据，获得所述多个处理器工作的最大频率参数。
11.根据权利要求10所述的装置，其特征在于，所述第二获取单元包括:一次性可编程逻辑控制器，用于通过总线接口获取所述预设频率参数对应的一次性可编程逻辑阵列数据；并将所述一次性可编程逻辑阵列数据转换为一次性可编程逻辑阵列器件识别的格式；一次性可编程逻辑阵列器件，用于烧写转换后的一次性可编程逻辑阵列数据，并输出所述多个处理器工作的最大频率参数。
12.根据权利要求10所述的装置，其特征在于，所述一次性可编程逻辑阵列器件在烧写转换后的一次性可编程逻辑阵列数据时，还输出多个永久的高电平信号或低电平信号；还包括:第三获取单元，用于接收所述一次性可编程逻辑阵列器件输出的多个永久的高电平信号或低电平信号；第三控制单元，用于根据所述高电平信号或低电平信号控制所述多个处理器中对应的处理器处于永久性关闭状态，或开启状态。
13.根据权利要求12所述的装置，其特征在于，对于非永久性关闭状态的处理器，还包括:第一接收单元，用于接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号;第四控制单元，用于根据所述关闭非永久性关闭状态的处理器的信号，关闭所述非永久性关闭状态的处理器；第二接收单元，用于在关闭非永久性关闭状态的处理器后，接收到软件控制器输入的开启关闭状态的处理器的信号；第五控制单元，用于根据所述开启关闭状态的处理器的信号，开启所述关闭状态的处理器。
14.一种处理系统，其特征在于，包括:一次性可编程逻辑控制器、一次性可编程逻辑阵列器件、限频值存储器、期望值存储器、频率模板比较器、锁相环、至少两个开关设备，其中，所述一次性可编程逻辑控制器，用于获取期望烧写的一次性可编程逻辑阵列数据，并对所述一次性可编程逻辑阵列数据进行格式转换，并将转换后的一次性可编程逻辑阵列数据输出至一次性可编程逻辑阵列器件；所述一次性可编程逻辑阵列器件，用于对接收转换后的一次性可编程逻辑阵列数据进行烧写，得到多个处理器允许工作的最大频率参数，以及永久的高电平信号或低电平信号，并将多个处理器允许工作的最大频率参数发送至限频值存储器，以及将所述高电平信号或低电平信号输出至对应的开关设备；所述限频值存储器，用于存储所述一次性可编程逻辑阵列器件输入的多个处理器允许工作的最大频率参数，并将所述最大频率参数输出至频率模板比较器；所述期望值存储器，用于获取并存储用户期望多个处理器工作的期望频率参数，并将所述期望频率参数输出至频率模板比较器；所述频率模板比较器，用于判断所述期望频率参数是否大于所述最大频率参数，如果大于，则输出所述最大频率参数至所述锁相环；否则，输出所述期望频率参数至所述锁相环；所述锁相环，用于将所述频率模板比较器 输入的所述最大频率参数生成第一时钟信号；以及将所述第一时钟信号输出给对应的处理器，控制所述处理器工作在所述第一时钟信号对应的第一频率；或者，将所述频率模板比较器输入的期望频率参数生成第二时钟信号，并将所述第二时钟信号输出给对应的处理器，控制所述处理器工作在所述第二时钟信号对应的第二频率；其中，所述第一频率为最大频率，所述第二频率为期望频率；所述开关设备，用于根据所述一次性可编程逻辑阵列器件数日的所述高电平信号或低电平信号控制与所述开关设备对应的处理器处于永久性关闭状态，或开启状态。
15.根据权利要求14所述的系统，其特征在于，对于非永久性关闭状态的处理器，还包括:软件控制器，用于获取并存储期望非永久性关闭状态的处理器关闭或开启的参数，并将所述参数对应的信号输出至所述开关设备；所述开关设备，还用于在接收到软件控制器输入的关闭非永久性关闭状态的处理器的信号时，控制与所述开关设备对应的非永久性关闭状态的处理器处于关闭状态；以及，在非永久性关闭状态的处理器的关闭后，如果接收到软件控制器输入的开启关闭状态的处理器的信号，则根据所述开启关闭状态的处理器的信号，开启所述关闭状态的处理器。
【文档编号】G06F15/80GK103455469SQ201210174227
【公开日】2013年12月18日 申请日期:2012年5月30日 优先权日:2012年5月30日
【发明者】李翔, 孙伟, 何世明, 姚琮 申请人:华为技术有限公司