一种集成电路版图连接错误的高效调试方法
【专利摘要】本发明公开了一种集成电路版图连接错误的高效调试方法，属于半导体集成电路设计自动化领域，主要用于界面调试后端版图设计时的版图与原理图一致性检查(Layout?versus?Schematic)的错误结果。本发明提供了一种高效、直观的LVS图形化调试方法，它通过将通常的LVS错误文本信息转换成结构清晰，布局简单的逻辑电路图，并提供了更为易用有效地调试方法，从而能够帮助后端版图设计人员在LVS错误分析时减少迭代分析的次数，提高了错误分析效率，进而减少了版图设计成本。
【专利说明】 一种集成电路版图连接错误的高效调试方法
【技术领域】
[0001]本发明属于半导体集成电路自动化设计领域，主要涉及后端版图设计和验证，尤其是版图(Layout)与原理图(Schematic) —致性检查(LVS-Layout Versus Schematic)。
【背景技术】
[0002]版图的设计和验证是集成电路设计流程中重要的一环，高效准确的验证能够有效的提高集成电路设计的效率，极大降低设计失败的风险。随着工艺不断的向着纳米级进展，集成电路设计中的版图规模也在急剧膨胀，从而集成电路设计者面对的版图连接性错误也可能会特别多且复杂。如果能帮助设计者在复杂的版图连接性错误中迅速查询和定位出关键点错误和原因，将极大的提高集成电路版图设计的效率，进而减少版图设计的成本。
[0003]集成电路版图与原理图的一致性检查(LVS)会将版图与原理图的元器件进行同构比较，并可以查出其中不一致的器件和线端。LVS验证的结果一般以一个个错误的形式罗列出来。对于每一个LVS错误，则会分别列出版图和原理图中出错的器件名及其所连线网名，或出错的线网名及其所连器件名。设计者在分析LVS错误结果时，一般是从每一个结果的器件名或线网名出发，同时对照着版图和原理图相匹配的器件或线网，逐步地分析其周围连接的器件和线网，如此循环递归地分析直至找到错误的原因。常用的界面调试工具支持将这些器件名或线网名反标到版图或原理图上，以加强对电路逻辑的分析。但即使是这样，LVS错误分析的过程依然存在器件线网信息冗余而又分散，连接关系不明显的问题，因此设计者需要循环而又低效地执行这个分析过程。如果能够提供一种方法，将LVS错误中版图与原理图的器件线网的连接关系以图形化的电路图表示出来，将会使得错误分析的过程变得简单有效，减少原先文字信息中循环分析器件或线网周围连接关系的过程，从而最终提高版图设计的效率。
[0004]基本概念:
[0005](I)LVS:版图与原理图一致性检查(Layout Versus Schematic)；
[0006](2)高亮:将某一器件/线网在其视图中通过变颜色、加粗或加矩形框等形式标识出来；
[0007](3)反标:将LVS错误中某一器件名/线网名所对应的版图或原理图中的器件/线网闻売。
【发明内容】
[0008]本发明针对目前LVS错误调试方法过于机械，缺乏直观，循环分析和查错的迭代次数太长的问题，提供了一种高效、直观的基于电路逻辑图的LVS图形化调试方法。它能够帮助设计人员进行快速有效地错误分析和定位，进而提高集成电路版图设计的效率。
[0009]本发明的技术特点包括两个方面:
[0010]第一，将LVS错误的文本信息自动转换成电路逻辑图，用直观的图形化调试方式代替人眼分析文本信息:提取LVS错误中的器件和线网，以简单明了的逻辑电路图方式进行分别绘制，然后按其连接关系连接对应的器件和线网。传统的LVS错误中，一般都是罗列一堆器件及这些器件端口所连线网，或是一些线网及这些线网所连接的器件，这些数据在后端版图设计人员看来重复累赘，不容易看到器件之间，线网之间的连接关系。本发明中的逻辑电路图结构清晰，布局简单，能让设计人员形象而直观地看到LVS错误的电路逻辑。
[0011]第二，易用性:传统LVS错误调试工具中，各LVS错误逐个列出，一般能支持各器件或线网的单独反标，但无法一览整个错误的电路结构，而且版图和原理图数据各自显示，不容易一一对应起来。在本方明中，由LVS错误中的版图和原理图数据所绘制逻辑电路图为分开显示，支持设计人员单击高亮，双击反标，鼠标缩放等常用的一些版图工具操作，并利用版图和原理图匹配的数据，使得两边匹配的器件或线网可以同时高亮和反标。这些操作可以帮助设计人员快速有效的分析原因，定位错误。
[0012]本发明的主要思路:1，用直观的图形化调试方式代替人眼分析文本信息，将复杂的文本错误信息转换成电路逻辑图，其生成算法包括以下几步:①分离文本信息中的版图和原理图数据，并分别建立器件数据及其连接关系的数据；②根据器件线网数据，预计算逻辑图的空间分布；③建立逻辑图，先按列划分器件区、线网区和走线通道区，再按行绘制器件，线网及其走线；2，提供丰富的电路逻辑图操作，方便用户分析和定位LVS错误原因，主要是结合传统LVS错误调试工具和传统电路图浏览工具的常用操作，并增加能体现两个电路图关系的功能。
【专利附图】
【附图说明】
[0013]图1逻辑电路图生成流程图
[0014]图2逻辑电路图布局示意图
[0015]图3LVS错误文本信息截图
[0016]图4LVS错误逻辑电路图截图
【具体实施方式】
[0017]逻辑电路图生成的具体实施有6步骤，如图1所示，其中主要的处理流程可以归总为以下3个方面:
[0018]I)逻辑电路图底层数据的生成。这一步骤主要是将LVS错误的数据转换成逻辑电路图的数据，并预留合适的空间。该步骤处理顺序如下:
[0019]a) LVS错误内容解析:分析LVS错误中的版图或原理图文字内容，并生成相应的逻辑图器件线网数据。这一步主要是得到LVS错误中相关器件和线网的连接关系数据，对于器件，要存储其连接的线网，对于线网，则要存储其所连接的所有器件和器件上的端口号。
[0020]b)先后遍历a)步所得到的器件和线网数据:
[0021]1.对于器件，赋予其一个新的行号值，并记录器件坐标y值(即为左上点坐标y值)及器件高度值。对于标准器件，高度值为一固定值，相同类型的器件高度值也相同；对于单元器件和门电路器件，则器件的高度值与该器件的端口数有关。同样由于各器件的高度不同，所以每个器件的坐标y值也需要记录。
[0022]i1.对于线网，赋予其一个新的行号和走线通道，并记录其与器件所有连接点的坐标I值。[0023]c)确定逻辑图二位空间大小:逻辑图空间的高度值由器件总高度值和线网总高度值功能决定，这在b)步就可以求出；逻辑图空间的宽度除了一固定宽度值外，还由线网数决定，因为线网数将决定走线通道的宽度。
[0024]2)器件及线网的绘制:这一步骤是运用I)步所得的数据，绘制逻辑图。该步骤处理顺序如下:
[0025]a)按照前面所求逻辑图空间大小预设空间值，然后将整个预设空间分成线网区，走线通道区，器件区三列(图2)，其中器件区和线网区的宽度为固定值。
[0026]b)器件绘制，遍历所有器件，按行号逐个绘制，每个器件的坐标值和高度值已在先前预设过。
[0027]c)线网绘制，遍历所有线网，先按行号绘制线网区内的线网，然后遍历其所有连接点，开始绘制该线网与其连接器件的走线，每段走线按该线网的走线通道绘制，保证线网走
线不重复。
[0028]3)设计者操作事件响应:1)，2)两步完成后，版图和原理图只是生成了两个独立的逻辑电路图。这一步通过添加一些用户操作的事件响应，来提高逻辑图的易用性:
[0029]a)反标事件的响应。传统LVS错误调试工具都支持LVS错误中的器件或线网到其对应的版图或原理图上的反标，这里逻辑图同样支持反标功能。
[0030]b)闻売，缩放等事件的响应。传统电路图浏览工具(SV)都支持闻売和视图缩放的操作，这里逻辑图把这些常用的SV工具功能也加了进来。
[0031]c)版图和原理图中匹配的器件或线网支持同时高亮和反标。这样可以有效地把两个逻辑图的关系体现出来，以便设计人员进行分析。
[0032]图3显示的是一个LVS错误的文本信息截图，截图左边列的是版图上的器件及其所连接的线网，右边列的则是原理图上的器件及其所连接的线网，同一行中的器件或线网相互匹配。从截图中很容易看到，这个错误中有4对匹配器件，并且器件各端口所连接的线网都列了出来，但分析这个错误的原因则需要一定的过程:①看到版图中器件X54的端口Y所连线网I与X54的匹配器件XIlO的端口 Y所连线网net026不匹配通过字符串匹配查看版图中线网I的连接关系，其连接的器件X57的端口 IN与匹配器件XI5的端口 IN是匹配正确的；③通过字符串匹配查找原理图线网net3的连接关系，发现其没有其它的连接关系；④通过字符串匹配查找原理图线网net026的连接关系，发现其没有其它的连接关系，又因为该线网也没有匹配线网，所有基本可确定，这个错误是版图中器件X54端口 Y与器件X57端口 IN短接错误。再通过上述方法可分析另一个短接错误是版图器件X55的端口 IN 与 X59 的端口 IN。
[0033]图4显示的是用本发明将图3的LVS错误文本信息转化成逻辑电路图的结果。图中器件和线网都可以通过单击高亮选择，而且相互匹配的器件或线网会自动同时高亮。在分析这两个逻辑电路中的LVS错误时，设计人员只要单击版图的线网I就会发现原理图的线网net3被高亮，但其另一个匹配器件XIlO的Y端口线网net026未被高亮，再单击原理图的线网net026，发现其没有匹配的线网且没有其它连接点，这样就可以得出器件X54端口 Y与器件X57端口 IN短接错误的结论。同理器件X55端口 IN与X59端口 IN的短接错误也可以轻易得出。
【权利要求】
1.本发明提供一种集成电路版图连接错误的高效调试方法，其特征在于:将集成电路版图与原理图(LVS)比较结果的文本信息转换成结构清晰的逻辑电路图，并基于逻辑电路图提供有效易用的操作方法调试LVS错误结果。
2.根据权利要求1所述的将集成电路版图与原理图比较结果的文本信息转换成结构清晰的逻辑电路图，其特征在于=LVS结果中的版图与原理图数据分开绘制成两个逻辑电路图，每个逻辑电路图分为线网区，走线通道区，器件区三部分，其中线网区和器件区分别绘制LVS结果的文本信息中的线网和器件，走线通道区则绘制LVS结果中器件线网的连接关系。
3.根据权利要求1所述的提供有效易用的操作方法调试错误结果。其特征在于:逻辑电路图支持高亮，反标和缩放等用户操作，而且版图和原理图比较结果中匹配的器件和线网支持在两个独立的逻辑电路图中同时高亮和同时反标。
【文档编号】G06F17/50GK103678742SQ201210344330
【公开日】2014年3月26日 申请日期:2012年9月17日 优先权日:2012年9月17日
【发明者】戴文华, 李桢荣, 李志梁, 王志明, 白丽双 申请人:北京华大九天软件有限公司