专利名称：总线系统的制作方法
技术领域：
本实用新型涉及ー种总线架构，更详而言之，涉及ー种应用于例如中央处理单元(central processing unit, CPU)等处理器中，且整合有 HPI (host port interface)储存接ロ及DMA (direct memory access)控制器的总线系统。
背景技术：
现今对高效数据处理装置的需求与日俱增，而各种数据处理装置上最不能或缺的是处理单元(processing unit),例如个人计算机上的中央处理单元(centralprocessing unit ;CPU),其用于个人计算机获取指令、译码及执行指令的功能,并透过数据传输路径如总线(bus)等其它资源处传递及接收数据的功能。目前，计算机系统所使用的总线为ー组建立在许多计算机组件与组件之间的电子电路(electrical circuits),用来在计算机系统的组件之间传送数据,实际上可以将总线理解成一条使用者可共享的高速公路(shared highway),连接着计算机系统的不同部分，例如中央处理单元、内存、或输入/输出端ロ等。总线不仅电性连接不同的组件或装置，而且还具有传送信息的功能，且总线由中央处理单元管理。沿着一条总线，同时能传送的数据量是由变动的进制位的电子信息数目的连接量来決定。在一台PC中，一般都有以下四种总线处理器总线(processor bus)、内存总线(memory bus)、地址总线(address bus)及输入输出总线(I/Obus)。因此，如何通过这些总线实现高效数据传输是数据传输领域中急需解决的难题。如图1所示，为现有技术中计算机系统的处理器(processor)与具有主机端ロ接ロ(host port interface, HPI)的周边装置(peripheral device)之间进行数据传输的基本架构示意图。该计算机系统的处理器10系具有ー输入/输出接ロ(input/outputinterface) 100 和内存接ロ(memoryinterface) 102 ;该周边装置 12 具有 HPI 接ロ 120，以供内存104通过内存接ロ 102和该输入/输出接ロ 100与该周边装置12的HPI接ロ 120之间进行数据传输。其中，内存104可设置于处理器10的内部，也可设置于处理器10的外部，内存104可为SRAM、DRAM、DDRAM、DDR II RAM或Flash memory等具有记忆功能的内存装置。在进行数据传输吋，该处理器10发出指令信号，命令该输入/输出接ロ 100和内存接ロ 102均处于致能状态(enable state)，使得内存104与该HPI接ロ 120之间进行数据传输。亦即，当该处理器10发出指令信号吋，该输入/输出接ロ 100从该周边装置12中的HPI接ロ 120取数据，并经由内存接ロ 102储存至该内存104，实现数据从该HPI接ロ120传输至该内存104;或该内存接ロ 102从该内存104中取数据，并经由该输入/输出接ロ 100传输至该周边装置12中的HPI接ロ 120处，实现数据从该内存104传输至HPI接ロ120。经分析可知，以上述架构进行数据传输吋，需要占据处理器10宝贵的工作时序，浪费处理器相当多的资源，同时使得数据传输速度降低。如图2所示，为现有技术中计算机系统的处理器与具有HPI接ロ的周边装置之间进行数据传输的另一基本架构示意图。该架构包括一具有PCI (peripheral componentinterface)接ロ 200和内存接ロ 202的处理器20 ;—具有PCI接ロ 210和HPI接ロ 212的连接器(bridge) 21 ;以及一具有HPI接ロ 220的周边装置22。以上述架构进行数据传输吋，该处理器20发出指令信号令其PCI接ロ 200及内存接ロ 202处于致能状态，以供该处理器20的内存204通过处理器20的PCI接ロ 200、该内存接ロ 202及该连接器21与该周边装置22的HPI接ロ 220之间进行数据传输。其中，内存204可设置于处理器20的内部，也可设置于处理器20的外部，内存204可为SRAM、DRAM、DDRAM、DDR II RAM或Flash memory等具有记忆功能的内存装置。该架构需要处理器20发出数据传输指令信号，这样不仅占用处理器20的工作时序，而且浪费处理器20相当多的资源。同时，亦还需要使用连接器21实现处理器20中的PCI接ロ 200与周边装置22中的HPI接ロ 220连接，以实现内存204与周边装置22中的HPI接ロ 220之间进行数据传输，进而使得设计复杂、数据传输速度降低，同时亦使产品成本增加。因此，如何提供一种无需占用处理器处理工作时序，即可进行快速数据传输的总线架构，以避免现有技术中由于占用处理器工作时序所引起的处理器资源之浪费、数据传输速度低、设计复杂及产品成本増加等是目前业界亟待克服的难题。
实用新型内容鉴于上述现有技术的缺失，本申请的主要目的即在于提供ー种总线系统，其应用于ー处理系统中，无须占用处理器工作时序，以提高该处理系统与其周边装置之间进行数据传输的速度。本实用新型的另一目的即在于提供ー种总线系统，以简化设计并降低产品成本。为达上述目的，本实用新型提出ー种总线系统，该系统应用于具储存单元的处理系统中，以提供该处理系统的储存单元与具有HPI (host port interface)接ロ的周边装置之间进行快速数据传输，包括至少ー传输接ロ及至少ー传输控制模块，以由该传输接ロ接收该传输控制模块发出的指令信号，并依据该指令信号进行相应的数据传输动作，以实现该处理系统的储存单元与该周边装置的HPI接ロ之间进行数据传输。上述该传输接ロ为HPI接ロ，该传输控制模块为直接内存存取(direct memoryaccess, DMA)控制器(controller),由该传输接ロ及该传输控制模块构成的总线系统设置于该处理系统内，可由该传输控制模块控制该传输接ロ进行相应的数据传输动作，从而使得该处理系统的储存单元得以通过该传输接ロ与该周边装置的HPI接ロ直接进行数据传输。此外，上述的传输接ロ亦可由该处理系统的控制单元直接进行控制，以实现该储存单元与该周边装置的HPI接ロ之间进行数据传输。因此，本实用新型的总线系统主要通过传输控制模块控制传输接ロ，以令处理系统的储存单元与周边装置的HPI接ロ之间进行数据交換，因而无需该处理系统介入，大大提高了该处理系统的工作效率、数据传输速度，同时可简化设计、降低产品成本。
[0016]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中的处理器与具有HPI接ロ的周边装置进行数据传输的基本架构示意图；图2为另ー现有技术中的处理器与具有HPI接ロ的周边装置进行数据传输的另ー基本架构不意图；图3为本实用新型提出的ー种具有总线系统应用于处理器进行数据传输的基本架构示意图。附图标识10、20、4 处理器100输入/输出接ロ
102,202内存接ロ104>204内存12、22周边装置20、212、220 HPI 接 ロ21连接器200、210PCI 接 ロ3总线系统30300传输接ロ总线仲裁器32传输控制模块4处理器40储存单元5周边装置50HPI 接 ロ
具体实施方式
以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技艺的人士可由本说明书所掲示的内容轻易地了解本实用新型的其它优点及功效。本实用新型亦可由其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同的观点与应用，在不悖离本发明之精神下进行各种修饰与变更。如图3所示，为本实用新型提出的ー种具有总线系统应用于处理器进行数据传输的基本架构示意图。于本实施例中该处理系统的处理器(processor)4,由本实用新型的总线系统3以供具有HPI (host port interface)接ロ 50的周边装置5与该处理器4的储存单元40之间所进行的数据传输处理更有效率。其中，该储存単元40系内建于该处理器4或外建于处理器4，且该储存单元40可以是静态随机内存(SRAM)、动态随机内存(DRAM)、DDR I RAM, DDR II RAM或闪存(Flash memory)等具有记忆功能的内存装置。此外，本发明之总线系统3系为应用任何类型总线协议(Bus Protocol)之总线。[0038]如图3所示，该总线系统3包括传输接ロ 30及传输控制模块32，以由该传输控制模块32发出指令信号而令该传输接ロ 30处于致能状态(enable state)，供该处理器4的储存单元40通过该传输接ロ 30与该周边装置5的HPI接ロ 50之间进行数据传输。上述该传输接ロ 30为HPI接ロ，其用以接收该传输控制模块32发出的指令信号，并依据该控制指令执行相应的数据传送动作，更详而言之，该传输接ロ 30依据所接收到的指令信号从该周边装置5的HPI接ロ 50取数据，并将所取得的资料储存至该处理器4的储存单元40，或者该传输接ロ 30依据所接收到的指令信号从该储存单元40取数据，并将所取得的数据传送至该周边装置5的HPI接ロ 50，以供该周边装置5接收，并进行后续的处理。其中，该传输接ロ 30所进行的数据传输动作由总线仲裁器(Bus Arbiter) 300所控制。该传输控制模块32用以产生指令信号以令该传输接ロ 30处于致能状态，即相当于该储存单元40与该周边装置5的HPI接ロ 50之间直接形成数据传输信道，以实现该储存单元40与该周边装置5的HPI接ロ 50之间进行快速的数据传输。上述该传输控制模块32为直接内存存取(direct memory access，DMA)控制器，其用以进行直接内存存取数据传送之前，由该DMA控制器向该总线仲裁器300提出总线(Bus)控制权请求，经该总线仲裁器300允许后，该总线控制权即交由该DMA控制器，以由该DMA控制器控制该传输接ロ 30将数据由该储存单元40与该周边装置5的HPI接ロ 50之间快速、直接的传输，待数据传输完成后，该DMA控制器即将控制权交还给该总线仲裁器300，并给下ー个提出请求的DMA控制器或处理器4使用，其中，若DMA控制器或处理器4同时提出请求，则该总线仲裁器300将使DMA控制器优先使用该传输接ロ 30，并待DMA控制器使用完毕后再把使用权交给处理器4使用，另外，若DMA控制器使用该传输接ロ 30的过程中，该处理器4亦提出请求，则该总线仲裁器300仍让DMA控制器优先使用该传输接ロ 30，并待DMA控制器使用完毕后再把使用权交给处理器4使用；若DMA控制器已优先使用该传输接ロ 30，使用完毕后，未有任何组件(例如DMA控制器或处理器4)提出请求，则该总线仲裁器300处于等待状态，一直等到下ー个提出请求的DMA控制器或处理器4。相対的，若处理器4使用该传输接ロ 30的过程中，该DMA控制器亦提出请求，则该总线仲裁器300仍让处理器4优先使用该传输接ロ 30，并待处理器4使用完毕后再把使用权交给DMA控制器使用；若处理器4已优先使用该传输接ロ 30，使用完毕后，该DMA控制器或处理器4并未提出请求，则该总线仲裁器300处于等待状态，一直等到下ー个提出请求的DMA控制器或处理器4。本实用新型中，周边装置5可通过该DMA控制器所控制的传输接ロ 30直接向该处理器4的储存单元40 (即该处理器的内存)写入数据；同时，也可从该储存单元40读取所需的数据。因此，在本实用新型中，该处理器4仅需要向DMA控制器发出ー传输数据指令，随后即可进行原本的工作，整个数据传输过程(即将周边装置5的数据写入储存单元40或从该储存单元40读出数据并传至该周边装置5)完全由该DMA控制器完成，因而大大提供处理器的工作效率、数据传输的速度，同时无需占据处理器4宝贵的工作时序，避免处理器资源浪费。此外，在本实用新型的总线系统中，该传输接ロ 30亦可由该处理器4的控制单元(未图标)进行控制，以供数据通过该传输接ロ 30在储存单元40与该周边装置的HPI接ロ50之间传输。因此，本实用新型的总线系统3主要包括内建于该处理器4的传输接ロ 30及传输控制模块32，以由该传输接ロ 30接收该传输控制模块32发出的指令信号，进而令该处理器4的储存单元40通过该传输接ロ 30与该周边装置5的HPI接ロ 5之间直接进行快速的数据传输，因而无需该处理器4的干预，即可由该传输控制模块32直接控制该传输接ロ 30完成数据传输，进而可节省该处理器4的工作时序，避免处理器4资源极大浪费，同时可提升处理器4的工作效率。此外，通过本实用新型的总线系统3的简单设计，即可实现数据在处理器4的储存单元40与周边装置5的HPI接ロ 50之间传输，因而可避免现有技术中使用连接器所引起的设计复杂，以及产品成本増加等缺失。上述实施例仅为例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟习此项技艺之人士均可在不违背本实用新型的精神及范畴下，对上述实施例进行修改。因此，本实用新型的权利保护范围应如权利要求书范围所列。
权利要求1.一种总线系统，该系统应用于具有储存单元的处理系统中，以供处理系统的储存单元与具有HPI接口的周边装置之间进行数据传输，其特征在于，该系统包括至少一传输接口和至少一传输控制模块，所述传输接口接收所述传输控制模块的指令信号，并执行数据传输动作，以实现所述处理系统的储存单元与所述周边装置的HPI接口间进行数据传输。
2.根据权利要求1所述的总线系统,其特征在于,所述传输接口为主机端口接口。
3.根据权利要求1所述的总线系统，其特征在于，所述传输控制模块为直接内存存取控制器。
4.根据权利要求1所述的总线系统，其特征在于，所述传输接口由所述处理系统的传输控制模块控制，以供所述处理系统的储存单元与所述周边装置的HPI接口之间进行数据传输。
5.根据权利要求1所述的总线系统，其特征在于，所述储存单元为具有记忆功能的内存装置。
6.根据权利要求1或5所述的总线系统，其特征在于，所述储存单元为动态随机内存、 静态随机内存及闪存之其中一种。
7.根据权利要求1所述的总线系统，其特征在于，该系统为应用总线协议的总线系统。
8.根据权利要求1所述的总线系统，其特征在于，所述储存单元设置于所述处理系统内。
9.根据权利要求1所述的总线系统，其特征在于，所述储存单元设置于所述处理系统外。
10.根据权利要求1所述的总线系统，其特征在于，所述传输接口接收所述传输控制模块的指令信号时从该储存单元取数据，并将所取得的数据传送至所述周边装置的HPI接□。
11.根据权利要求1所述的总线系统，其特征在于，所述传输接口接收所述传输控制模块的指令信号时从所述周边装置的HPI接口取数据，并将所取得的数据传送至所述储存单元。
专利摘要本实用新型提供一种总线系统，主要包括内建于处理器的传输接口及传输控制模块，以由所述传输接口接收所述传输控制模块的指令信号，而进行相应的数据传输动作，因而无需处理器的干预，即可以实现数据在所述处理器的储存单元与周边装置的HPI接口之间进行快速传输，且可避免处理器资源浪费及产品成本的增加。
文档编号G06F13/38GK202870809SQ20122032306
公开日2013年4月10日 申请日期2012年7月4日 优先权日2012年7月4日
发明者杨美饶, 邱伟宏 申请人:海南芯力高新技术有限公司