一种自适应pvt变化的时钟电路设计方法
【专利摘要】本发明公开了一种自适应PVT变化的时钟电路设计方法。本发明的时钟电路设计方法包括：在集成电路完成布局后确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器件，所述第一时序器件的数据输出被第二时序器件采样；确定待分析的PVT，以及确定在各PVT下第一时序器件与第二时序器件之间的数据路径最大延时；在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。应用本发明方法设计的电路可以自适应PVT变化，避免了在非最差PVT下过大的性能冗余，从而提高了在非最差PVT下的电路性能。
【专利说明】一种自适应PVT变化的时钟电路设计方法
【技术领域】
[0001]本发明涉及集成电路设计领域，尤其涉及一种自适应PVT变化的时钟电路设计方法。
【背景技术】
[0002]随着数字集成电路设计规模的不断增大，为了顺利达到时序收敛，通常需要将电 路设计过程分为若干步骤。图1示出了现有的数字集成电路简化了的设计流程，在步骤 101，对组合逻辑器件和时序器件进行布局和优化；在步骤102，插入时钟树，建立从时钟源 到各时序器件的时钟电路；在步骤103，进行布线及优化；在步骤104，执行静态时序检查。 其中，步骤102插入的时钟树是一种树形时钟电路，其特点为时序器件间的时钟沿到达时 间差，即时钟偏差(ClockSkew)非常小，使布局阶段和布线阶段的时序具有紧密的关联性， 是易于达到时序收敛的一种现有的时钟电路实现方式。
[0003]然而，这种时钟树架构决定了系统的延时、吞吐量等性能指标完全由时钟周期决 定。为了保证系统可以在在最差的工艺、电源电压、温度(PVT)下正常工作，时钟周期通常 会被设定为满足最差PVT要求的最保守值。在典型的数字电路工艺中，逻辑器件在最好PVT 下的性能可达到最差PVT下的2到3倍，然而在时钟周期不变的前提下，实际工作环境的 PVT改善不会带来任何的性能提升，造成实际性能冗余过大。而现有的动态电压频率切换 (DVFS)技术需要复杂的反馈系统，且实现的效果主要为降频节能，对非最差PVT下的性能 提升幅度非常有限。
[0004]造成此结果的原因是，虽然现有数字集成电路中数据路径延时与PVT关系密切， 但前一时钟沿输出、后一时钟沿采样的时钟电路设计方法和以减小时钟偏差为目的设计的 时钟电路却不能紧密跟随PVT改变而作出变化，使得PVT偏离最差条件时性能不能跟随达 到该PVT下的最优。
【发明内容】
[0005]本发明要解决的主要技术问题是，提供一种自适应PVT变化的时钟电路设计方 法，能够自适应地提高电路在非最差PVT下的性能。
[0006]为解决上述技术问题，本发明提供一种自适应PVT变化的时钟电路设计方法，在 集成电路完成布局后还包括以下步骤:
[0007]确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器件，所述第一 时序器件的输出被第二时序器件采样；
[0008]确定多个待分析的PVT，并确定在各个PVT下，第一时序器件与第二时序器件之间 的数据路径最大延时；
[0009]在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一 时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
[0010]在本发明设计方法中，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤包括:
[0011]判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差是否大于所述数据路径最大延时，若否，则在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元使第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时；
[0012]进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
[0013]在本发明设计方法中，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤还包括:
[0014]当判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时时，进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
[0015]在本发明设计方法中，所述确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时的步骤包括:
[0016]在当前PVT下，从第一时序器件与第二时序器件之间的至少两条数据路径中选取一条路径最长的数据路径；
[0017]确定选取的数据路径在各个PVT下的最大延时，所述最大延时为所述数据路径最大延时。
[0018]在本发明设计方法中，所述数据路径延时为:从第一时序器件数据输出端到第二时序器件数据输入端之间的第一时序器件输出延时、组合逻辑延时、连线延时和第二时序器件最小建立时间之和。
[0019]本发明的有益效果是:
[0020]本发明提供了一种自适应PVT变化的时钟电路设计方法，能够提高在非最差PVT下的电路性能，本发明的设计方法通过使同一时钟源驱动的并存在时序关系的第一时序器件和第二时序器件之间的时钟偏差在各个PVT下大于数据路径最大延时，从而使得电路性能由时钟偏差而非时钟周期决定，而时钟偏差由延时单元组成，其可以自适应PVT变化。因此，应用本发明设计方法设计的电路与利用传统设计方法设计的电路相比，避免了在非最差PVT下过大的性能冗余，从而提高了在非最差PVT下的电路性能。
【专利附图】
【附图说明】
[0021]图1示出了现有的数字集成电路设计流程图；
[0022]图2示出了本发明实施例中自适应PVT变化的时钟电路设计方法的流程图；
[0023]图3示出了本发明实施例中应用了本发明时钟电路设计方法的集成电路设计流程图；
[0024]图4示出了本发明实施例中含有多条数据路径的电路逻辑图；
[0025]图5示出了本发明实施例中第一时序器件和第二时序器件的时序关系图；[0026]图6示出了本发明实施例中电路在较差PVT下的数据路径延时和时钟偏差示意 图；
[0027]图7示出了本发明实施例中电路在较好PVT下的数据路径延时和时钟偏差示意 图。
【具体实施方式】
[0028]下面通过【具体实施方式】结合附图对本发明作进一步详细说明。
[0029]如图2所示，本实施例提供了 一种自适应PVT变化的时钟电路设计方法，在集成电 路完成布局后还包括以下步骤:
[0030]步骤201:确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器 件，所述第一时序器件的输出被第二时序器件采样；
[0031]步骤202:确定在各个PVT下第一时序器件和第二时序器件之间的数据路径最大 延时；
[0032]步骤203:在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单 元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延 时。
[0033]本实施例提供的时钟电路设计方法通过使集成电路中同一时钟源驱动的并存在 时序关系的第一时序器件和第二时序器件之间的时钟偏差在各个PVT下大于数据路径最 大延时，从而使得电路性能由时钟偏差而非时钟周期决定，又由于时钟偏差由延时单元决 定的，其可以自适应PVT变化，即延时单元的延时可以自适应PVT变化，避免了非最差PVT 下过大的性能冗余，从而提高了在非最差PVT下的电路性能，使电路性能在多个PVT下达到 最优。本实施例中调制延时单元是调整位于第一时序器件和第二时序器件之间时钟路径上 的延时单元。
[0034]本实施例还提供了 一个更详细的实施例将本发明时钟电路设计方法应用于集成 电路设计中，设计流程如图3所示，包括以下步骤:
[0035]步骤301，完成对组合逻辑器件和时序器件的布局和优化。
[0036]如本领域的技术人员所知，在集成电路设计中，该步骤通常需要在构建时钟电路 之如完成。
[0037]步骤302，确定多个待分析的PVT。
[0038]如本领域的技术人员所知，在集成电路设计中，需要事先确定在哪些PVT下进行 时序分析，具体的PVT类型和数量由工艺和电路工作环境决定。
[0039]步骤303，确定两个同一时钟源驱动的存在时序关系的第一时序器件和第二时序 器件，所述第一时序器件的输出被第二时序器件采样。
[0040]如本领域的技术人员所知，现有的时序分析工具可以报告出电路中所有存在时序 关系的两个时序器件。
[0041]步骤304，确定一个PVT下第一时序器件和第二时序器件之间的数据路径最大延
时 Tdp。
[0042]在本发明中，确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径 最大延时可以利用以下过程确定:在当前PVT下，从第一时序器件与第二时序器件之前至少两条数据路径中选取一条路径最长的数据路径；
[0043]确定选取的数据路径在各个PVT下的最大延时，所述最大延时为所述数据路径最大延时。
[0044]在本发明中，数据路径延时Tdp为第一时序器件数据输出端到第二时序器件数据输入端之间的第一时序器件输出延时T。。、组合逻辑延时Tramb、连线延时Tnrt和第二时序器件最小建立时间Tsu之和:
[0045]Tdp=Tco+Tcomb+Tnet+Tsu;
[0046]数据路径最大延时为:
[0047]Tdp (Max) =Tco (Max) +Tcomb (Max) +Tnet (Max) +Tsu (Max)
[0048]如本领域的技术人员所知，某个PVT下的数据路径延时可由现有的时序分析工具产生。
[0049]步骤305，判断当前PVT下从第一时序器件到第二时序器件的时钟偏差Tskew是否大于数据路径延时Tdp，如判断为假，则根据步骤306在第一时序器件和第二时序器件间的时钟路径上插入或调整延时单元，使时钟偏差大于数据路径最大延时:
[0050]Tskew>Tdp(Max)
[0051 ] Tskew>TC0 (Max) +Tcomb (Max) +Tnet (Max) +Tsu (Max)
[0052]同时保证延时单元的物理位置与数据路径的布局位置相近，以保证片上偏差(OCV)的良好相关性。如本领域的技术人员所知，某个PVT下的时钟偏差可由现有的时序分析工具产生。
[0053]如步骤305判断为真，则在步骤307，判断是否已确定所有PVT下第一时序器件和第二时序器件间时钟偏差均大于数据路径最大延时，判断为假则再次执行步骤304。
[0054]如步骤307判断为真，则在步骤308，判断是否已确定所有存在时序关系的两个时序器件间的时钟偏差，如判断为假，则再次执行步骤303。
[0055]如步骤308判断为真，则在步骤309进行布线及优化。
[0056]在步骤310，执行静态时序检查，执行前需要在时序约束中声明时序器件在同一时钟沿进行输出和采样的特性，即添加“set_multicycle_path setupO”时序约束。如本领域的技术人员所知，该时序约束及检查可由现有的时序分析工具实现。
[0057]用于说明步骤303和步骤304的进一步的实施例如图4所示，在本实施例中时钟为逻辑连接关系而未插入时钟电路；可以确定触发器401和触发器405被同一时钟源驱动且触发器401的输出经过组合逻辑最终被触发器405采样，即触发器401和触发器405存在时序关系，故触发器401可作为第一时序器件、触发器405可作为第二时序器件；同时可以发现第一时序器件与第二时序器件间存在两条数据路径，假定连线延时远小于组合逻辑器件延时，则第一时序器件401输出后经过与门402、或门403、异或门404到达第二时序器件405的数据路径延时为数据路径最大延时；而第一时序器件401输出后直接经过异或门404到达第二时序器件405的数据路径延时不是数据路径最大延时。
[0058]在步骤307判断为真时的第一时序器件和第二时序器件在任意一个PVT下的时序关系如图5所示，对于一个持续时钟信号中的一个脉冲，第一时序器件在该脉冲上升沿输出，经过数据路径延时501后到达第二时序器件；而时钟路径上的延时单元使脉冲经过时钟偏差502到达第二时序器件时晚于数据路径，第二时序器件在经过延时单元的脉冲的上升沿采样；即第一时序器件和第二时序器件在相对时钟源的同一时钟沿进行输出和采样。 [0059]
〒牛反相器与非门或非门异或门D触发器D用虫发器连线延时单元PVT \TcombTcombTcombTcombTcoTsuTnctTskcwff/-4°C72%73%70%69%70%65%71%67%tt/25°C100%100%100%100%100%100%100%100%ss/12°C157%156%158%161%164%165%136%161%
[0060]表1.一种集成电路工艺下常用器件在多个PVT的相对延时
[0061]采用本实施例的时钟电路设计方法避免了电路在非最差PVT下过大的性能冗余，从而提高了在非最差PVT下的电路性能，如表1示出了一种集成电路工艺中，以 tt/25°C PVT为参考点时常用数字逻辑器件在多个PVT下的相对延时，包括组合逻辑延时 Tramb、时序器件输出延时T。。、时序器件最小建立时间Tsu、连线延时Tnrt以及构成时钟偏差 Tskew的延时单元延时。由表1又可知，延时单元与其他数字逻辑器件的相对延时值在各个 PVT下具有良好的相关性；即，使一个PVT下延时单元延时值恰好大于数据路径延时不会造成另一个PVT下延时单元延时值远远大于数据路径延时，故不会造成某些PVT下性能冗余过大；同时由于应用了本发明的数字电路的性能由时钟偏差Tslrew决定，由表1可知，随着 PVT的改善，电路性能将自适应地提升至最高可达PVT ss/125°C下的约2.4倍。
[0062]本发明的另一个实施例示出了应用上述时钟电路设`计方法设计的一种电路。在本实施例中延时取值较为理想仅为了简化说明，并不会影响本发明方法应用于实际电路时的有效性。在该实施例中有较好和较差两个待分析的PVT ;数据路径的器件延时和时钟路径的延时单元延时在较好PVT和较差PVT下的延时值为1:2。本实施例包含的7个时序器件 (REG1-REG7)、5个时序器件间的组合逻辑(C0MB1-C0MB5)以及组合逻辑延时T_b已在图6、 图7中示出；时序器件的输出延时T。。与建立时间Tsu之和在较差PVT下接近而未达到2ns， 在较好PVT下接近而未达到1ns，忽略连线延时Tn6t ;即可按照图3的流程设计时钟电路；
[0063]根据步骤303可确定一组第一时序器件和第二时序器件REGl和REG3 ;根据步骤 304可确定REGl和REG3在较差PVT下的数据路径最大延时接近而未达到8ns，在较好PVT 下的数据路径最大延时接近而未达到4ns ;根据步骤305、步骤306可确定较差PVT下在时钟路径插入延时值为8ns的延时单元可使REGl到REG3的时钟偏差满足Tskew>Tdp (Max);根据步骤307在较好PVT下再次执行步骤305、步骤306，可知此时在较好PVT下时钟偏差4ns 已满足Tskew>Tdp(Max)，不必再次插入或调整延时单元；根据步骤308，对剩余5组第一时序器件和第二时序器件 REG3 和 REG5、REG5 和 REG7、REG2 和 REG4、REG4 和 REG6、REG6 和 REG7 再次执行步骤303-步骤307以确定剩余的时钟路径延时值:
[0064]从REG2到REG4的时钟偏差，即延时单元在较差PVT下的延时值602为4ns，较好PVT下的延时值702为2ns ；
[0065]从REG3到REG5的时钟偏差，即延时单元在较差PVT下的延时值603为6ns,较好PVT下的延时值703为3ns ；
[0066]从REG4到REG6的时钟偏差，即延时单元在较差PVT下的延时值604为10ns，较好PVT下的延时值704为5ns ；
[0067]从REG6到REG7的时钟偏差，即延时单元在较差PVT下的延时值605为12ns，较好PVT下的延时值705为6ns;
[0068]至此，根据步骤308可知已确定所有存在时序关系的两个时序器件间的时钟偏差；在步骤309布线及优化后，根据步骤310，在静态时序分析工具中添加以下时序约束，对本实施例中有时序关系的6条路径在较好和较差PVT下分别进行静态时序检查；
[0069]
set-multicyc.le.— path -from REGl -to REC ^ setup 0
se.t—mul tic.ycle.-path -from REG3 -to REL5 setup 0
set-multicycle—path -from REG5 -to REG7 setup 0
set—multicycle—path -from REG2 -to REG4 setup 0
set-multicyc.le.— path -from REG4 -to REC 6 setup 0
se.t—mul tic.ycle.-path -from REG6 -to REG7 setup 0
[0070]以上时序约束声明了本实施例中第一时序器件和第二时序器件在相对时钟源的同一时钟沿进行输出和采样 的时序特性。
[0071]以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属【技术领域】的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【权利要求】
1.一种自适应PVT变化的时钟电路设计方法，其特征在于，在集成电路完成布局后还包括以下步骤: 确定同一时钟源驱动的存在时序关系的第一时序器件和第二时序器件，所述第一时序器件的输出被第二时序器件采样； 确定多个待分析的PVT，并确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时； 在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
2.如权利要求1所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤包括: 判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差是否大于所述数据路径最大延时，若否，则在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元使第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时； 进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
3.如权利要求2所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述在第一时序器件和第二时序器件之间的时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时的步骤还包括: 当判断在当前PVT下从第一时序器件到第二时序器件的时钟偏差大于所述数据路径最大延时时，进一步判断是否在各个PVT下第一时序器件到第二时序器件的时钟偏差均大于所述数据路径最大延时，若否，则在所述时钟路径上插入或调整延时单元，使第一时序器件到第二时序器件的时钟偏差在各个PVT下大于所述数据路径最大延时。
4.如权利要求1所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述确定在各个PVT下，第一时序器件与第二时序器件之间的数据路径最大延时的步骤包括: 在当前PVT下，从第一时序器件与第二时序器件之间的至少两条数据路径中选取一条路径最长的数据路径； 确定选取的数据路径在各个PVT下的最大延时，所述最大延时为所述数据路径最大延时。
5.如权利要求1-4任一项所述的自适应PVT变化的时钟电路设计方法，其特征在于，所述数据路径延时为:从所述第一时序器件数据输出端到第二时序器件数据输入端之间的第一时序器件输出延时、组合逻辑延时、连线延时和第二时序器件最小建立时间之和。
【文档编号】G06F17/50GK103500243SQ201310400304
【公开日】2014年1月8日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】温亨, 石彦 申请人:深圳市国微电子有限公司