一种基于总线的多位数据相关器设计方法
【专利摘要】本发明公开了一种基于总线的多位数据相关器设计方法，包括以下步骤：采集发送数据和接收数据，通过相应的地址线，将发送数据和接收数据写入对应的RAM中；设置收发数据的偏移地址，分别设置发送数据开始做相关的起始偏移地址和接收数据开始做相关的起始偏移地址；设定相关点数和相关次数；设置启动信号，启动相关器，相关运算完成后相关结果依次存入结果寄存器内部。本发明的应用方式灵活，执行效率高，应用范围广泛，同时占用资源相对较少，可广泛用于FPGA嵌入式、DSP等具有Avalon总线接口的开发应用系统。此外，本发明存储数据方便快捷，可动态预设相关点数和次数；可有效防止大数据相关结果输出时存在的溢出现象。
【专利说明】一种基于总线的多位数据相关器设计方法
【技术领域】
[0001]本发明属于信号处理和通信【技术领域】，尤其涉及一种基于总线的多位数据相关器设计方法。
[0002]-
【背景技术】
[0003]在通信和数字信号处理领域中，相关函数常用来研究两个信号的相似性或一个信号经过一段延迟后自身的相似性，以实现信号的检测、识别和提取等。
[0004]相关函数的定义式如下:
【权利要求】
1.一种基于总线的多位数据相关器设计方法，其特征在于，该基于总线的多位数据相关器设计方法包括以下步骤: 步骤一，采集发送数据和接收数据，通过相应的地址线，将发送数据和接收数据写入对应的RAM中； 步骤二，设置收发数据的偏移地址，分别设置发送数据开始做相关的起始偏移地址和接收数据开始做相关的起始偏移地址； 步骤三，设定相关点数和相关次数； 步骤四，设置启动信号，启动相关器，相关运算完成后相关结果依次存入结果寄存器内部。
2.如权利要求1所述的基于总线的多位数据相关器设计方法，其特征在于，该基于总线的多位数据相关器设计方法具体步骤为: 第一步，采集待相关数据，将发送数据和接收数据两组待相关数据写入对应的RAM中，对待相关数据进行初始化设置； 第二步，设置待相关数据的起始地址，分别设置发送数据开始做相关的起始偏移地址和接收数据开始做相关的起始偏移地址； 第三步，设定相关器执行时的相关点数和相关次数； 第四步，设置启动信号，启动相关器； 第五步，在控制器模块内部进行相关器执行的状态转移控制； 第六步，在算法模块内部根据下式，进行相关运算
3.如权利要求2所述的基于总线的多位数据相关器设计方法，其特征在于，在第一步中，发送数据和接收数据为随机存取方式存入RAM。
4.如权利要求1所述的基于总线的多位数据相关器设计方法，其特征在于，在第三步中，相关点数设置范围为I到2048，相关次数设置范围也为I到2048，意味着相关器一次最多可进行2048点数据的相关，相关结果数据最大可为2048。
5.如权利要求1所述的基于总线的多位数据相关器设计方法，其特征在于，该多位数据相关器中的FB_ram、FW_ram、Result_ram以及Controller内寄存器进行数据的读写操作的步骤为: 步骤一，采集待相关数据，将接收数据依次写入FB_ram模块中，将发送数据依次写入Fff_ram模块中； 步骤二，在Controller模块内部设置待相关数据的起始地址，分别设置FB_ram模块中数据做相关的起始地址和FW_ram模块中数据开始做相关的起始地址； 步骤三，在Controller模块内部设置相关器执行时的相关点数和相关次数； 步骤四，在Controller模块内部设置启动信号，启动相关器；步骤五，在Controller模块内部进行相关器执行的状态转移控制； 步骤六，在Algorithm模块内部进行相关运算； 步骤七，在Algorithm模块内部进行数据格式转换； 步骤八，将格式转换后的相关结果存入Result_ram。
6.如权利要求2所述的基于总线的多位数据相关器设计方法，其特征在于，在第五步中，控制模块状态转移具体过程为: 状态一，起始状态:将数据读取地址和相关次数寄存到临时寄存器，将相关结果寄存器和开始寄存器清零，进入状态二; 状态二，下载数据状态:将相关点数寄存到临时循环寄存器，将临时下载寄存器存入地址寄存器，将临时下载寄存器存入地址寄存器，临时循环寄存器自动减一，开始一次循环，进行一次相关运算后，进入状态三； 状态三，清零状态:对运算单元内部寄存器清零，进入状态四； 状态四，内部循环状态:管道寄存器置初值，地址寄存器I自动加1，地址寄存器2自动加1，临时长度寄存器自动减一，当临时长度寄存器减至0，进入状态五； 状态五，管道等待状态:管道寄存器自动减一，当管道寄存器为零时，进入状态六；状态六，存储结果状态:地址寄存器3自动加1，产生结果存储信号，作为结果寄存的写有效信号，进入状态七； 状态七，判断状态:临时下载地址寄存器I加一，当临时循环寄存器为O时，跳出循环，进入状态八，否则，转入状态二，进行循环； 状态八，结束循环状态:状态寄存器置一，产生一次IRQ中断信号，相关运算结束，进入状态一。
7.如权利要求2所述的基于总线的多位数据相关器设计方法，其特征在于，在第七步中，算法模块数据流进行具体过程为: 步骤一，复位或清零信号时，内部所有寄存器清零； 步骤二，将从FB_ram和FW_ram两个寄存器中读到的数据进行分解成实部和虚部； 步骤三，对FW_ram的虚部数据进行取反操作； 步骤四，将两路实部和虚部数据通过乘法器； 步骤五，将乘法器输出的相乘运算结果的实部和虚部分别通过累加器进行累加运算； 步骤六，将累加器输出的定点数据转换成浮点型数据。
【文档编号】G06F13/42GK103488602SQ201310419479
【公开日】2014年1月1日 申请日期:2013年9月14日 优先权日:2013年9月14日
【发明者】武德斌, 安永宁, 任智源, 张海林, 杨栋 申请人:西安电子科技大学