嵌入式系统存储器的测试结构的制作方法
【专利摘要】本实用新型公开了一种嵌入式系统存储器的测试结构，内嵌于SoC芯片，包括CPU、控制器、系统总线、SPI接口和多路选择器。其中，CPU通过系统总线与SoC芯片中的存储器阵列相连；控制器通过SPI接口与外部测试机相连；多路选择器的一个输入端与系统总线相连，另一个输入端连接控制器，输出端连接到零位SRAM；SPI接口是SPI?Slave外部接口，其和外部测试机之间具有4个接线。本实用新型通过使用嵌入式的CPU，实现了对SoC芯片中的存储器阵列的基于软件的测试；而SPI接口实现简单，接线少，通信速率高，由此节省了测试时间。
【专利说明】嵌入式系统存储器的测试结构
【技术领域】
[0001]本实用新型涉及集成电路测试领域，尤其涉及一种嵌入式系统存储器的测试结构。
【背景技术】
[0002]由于存储器在较大规模集成电路的设计中层次较深，其缺陷类型不同于一般逻辑的缺陷类型，ATPG (Automatic Test Pattern Generation,自动测试向量产生法)通常不能提供完备的存储器测试解决方案，而内嵌式存储器测试技术(Memory Build in self testcircuit，MBIST)则可以解决这些问题。BIST (Build In Self Test，内嵌自测试电路)能够在不牺牲检测质量的前提下提供一种存储器测试解决方案，在很多情况下，BIST结构可以彻底消除或最大限度减少对外部测试向量生成(以及ATE机存储器容量)和测试应用时间的需要。设计人员可以在某设计内部执行内嵌式存储器测试电路，并由于内嵌式存储器测试电路邻近被测试的存储器而轻易实现全速测试。
[0003]因此，当前嵌入式系统存储器测试大多采用内嵌自测试结构。内嵌自测试结构将测试算法硬件化，嵌入到系统内部。基本的方法是按照算法的要求，对每一块SRAM进行写操作，然后读出结果和预期的结果相比较，如果完全一致，则判定存储器测试通过，否则判定存储器测试失效。但是，该方法受限于硬件化的算法，不能覆盖到所有的故障，如果某一失效不在算法要求内，就会造成误判，对生产造成影响。
[0004]因此，本领域的技术人员致力于开发一种嵌入式系统存储器的测试结构，使嵌入式系统存储器的测试不再受限于硬件，只需在片外编写存储器测试程序对存储器进行测试即可。
实用新型内容
[0005]有鉴于现有技术的上述缺陷，本实用新型所要解决的技术问题是提供一种嵌入式系统存储器的测试结构，通过使用嵌入式的CPU，使得用软件实现各种存储器测试算法来用于存储器测试成为可能。
[0006]为实现上述目的，本实用新型提供了一种嵌入式系统存储器的测试结构，内嵌于SoC芯片中，其特征在于，包括CPU、控制器、系统总线、SPI接口、零位SRAM和多路选择器；所述CPU通过所述系统总线与所述SoC芯片中的存储器阵列相连；所述存储器阵列包括所述零位SRAM、多个SRAM和R0M，所述零位SRAM在所述SRAM阵列中的地址为O ;所述控制器通过所述SPI接口与外部测试机相连；所述多路选择器具有第一输入端、第二输入端和输出端，所述多路选择器的所述第一输入端连接所述系统总线，所述多路选择器的所述第二输入端连接所述控制器，所述多路选择器的所述输出端连接所述零位SRAM。
[0007]进一步地，所述控制器是时序转换电路，用于将SPI时序转换为SRAM时序。
[0008]进一步地，所述SPI接口是SPI Slave外部接口。
[0009]进一步地，所述SPI Slave外部接口和所述外部测试机之间具有4个接线，分别连接所述SPI Slave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MIS0。
[0010]进一步地，所述引脚SPICS为输入引脚。
[0011]进一步地，所述引脚SPICLK为输入引脚。
[0012]进一步地，所述引脚MOSI为输入引脚。
[0013]进一步地，所述引脚MISO为输出引脚。
[0014]在本实用新型的较佳实施方式中，提供了一种内嵌于SoC芯片的嵌入式系统存储器的测试结构，包括内嵌式CPU、控制器、系统总线、SPI接口、零位SRAM和多路选择器。CPU通过系统总线与SoC芯片中的存储器阵列相连；控制器通过SPI接口与外部测试机相连，用于将SPI时序转换为SRAM时序；SoC芯片中的存储器阵列包括零位SRAM、多个SRAM和ROM;多路选择器的第一输入端与系统总线相连，第二输入端连接控制器，输出端连接到零位SRAM ；SPI接口是SPI Slave外部接口，其和外部测试机之间具有4个接线，分别连接SPISlave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MIS0。
[0015]由此可见，本实用新型的嵌入式系统存储器的测试结构使用SPI Slave外部接口来自测试机发送的存储器测试程序，并反馈测试结果，实现和外界的通信，该SPI接口实现简单，外部连接只需要四根线，且SPI总线通信速率较高，由此节省了测试时间。另外，本实用新型通过使用嵌入式的CPU，使对SoC芯片中的存储器阵列的基于软件的测试成为可能，该测试不受限于硬件的结构，能够在芯片生产后灵活编写测试算法，查找存储器失效原因并定位失效位置；并且能够根据测试结果反馈，一旦发现某些覆盖不到的失效，可灵活修改测试程序，查找失效原因并定位失效位置，由此极大地提高了测试覆盖率。
[0016]以下将结合附图对本实用新型的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本实用新型的目的、特征和效果。
【专利附图】
【附图说明】
[0017]图1是本实用新型的嵌入式系统存储器的测试结构的结构框图。
【具体实施方式】
[0018]本实用新型的嵌入式系统存储器的测试结构内嵌于SoC芯片中，如图1所示，其包括CPU、控制器、系统总线、SPI接口、零位SRAM (即图中示出的SRAM0)和多路选择器MUX。其中，CPU是内嵌式CPU，其通过系统总线与SoC芯片中的存储器阵列相连。控制器通过SPI接口与外部测试机相连，其是一个时序转换电路，用于将SPI时序转换为SRAM时序。SoC芯片中的存储器阵列包括零位SRAM、多个SRAM和R0M，如图1中所示的SRAM0、SRAM1、…、SRAMn以及ROMn。其中的SRAMO在存储器阵列中的地址为O ;SRAM1表示第一个SRAM，…，SRAMn表示第η个SRAM，ROMn表示第η个ROM。
[0019]CPU通过系统总线和存储器阵列中的SRAMl、…、SRAMn以及ROMn——相连，并通过系统总线和多路选择器MUX与SRAMO相连。具体地，系统总线的一个输出端与多路选择器MUX的第一输入端相连，多路选择器MUX的输出端连接到零位SRAM (即SRAM0)，多路选择器MUX的第二输入端连接控制器的输出端。本实施例中，多路选择器MUX具有两个输入端和一个输出端。
[0020]本实施例中，SPI接口是SPI Slave外部接口，其和外部测试机之间具有4个接线，分别连接SPI Slave外部接口的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO。引脚SPICS为输入引脚，引脚SPICLK为输入引脚，引脚MOSI为输入引脚，引脚MISO为输出引脚。本实施例中的引脚SPICS、引脚SPICLK、引脚MOSI和引脚MISO皆为业界标准，其中SPICS为片选信号，SPICLK为时钟信号，MOSI为输入信号，MISO为输出信号。
[0021]本实用新型的嵌入式系统存储器的测试结构在使用时，包括以下步骤:
[0022]外部测试机准备测试程序，以对SoC芯片中的存储器阵列进行测试，其具体地为生成测试向量，即一系列用来测试存储器阵列的激励信号，其为测试程序的表现形式。
[0023]外部测试机将SoC芯片设置为存储器测试模式，由此开始对SoC芯片中的存储器阵列进行测试，相应地，多路选择器MUX选择通路为控制器到零位SRAM。
[0024]外部测试机将测试程序发送到SoC芯片。具体地为，外部测试机将其在之前准备的测试程序通过SPI Slave外部接口发送到内嵌于SoC芯片中的本实用新型的嵌入式系统存储器的测试结构的控制器。
[0025]控制器接收测试程序，并将其保存在零位SRAM中。具体地为:控制器接收外部测试机发送的测试程序，并通过多路选择器MUX在之前选择的通路，将接收的测试程序保存到零位SRAM。
[0026]外部测试机对SOC芯片进行复位操作,继而CPU从零位SRAM运行测试程序,从而对SoC芯片中的存储器阵列进行测试，该测试可以是对SoC芯片中的存储器阵列的全面的测试。
[0027]控制器向外部测试机输出测试结果，测试结果为测试通过或测试失效。测试通过即存储器阵列中被测试的各个SRAM和ROM都符合测试标准，测试失效即存储器阵列中一个或多个SRAM和/或ROM存在故障。
[0028]在测试结果为测试失效时，本实用新型的嵌入式系统存储器的测试结构还可以提供对测试结果的分析，具体地为:
[0029]当测试结果为测试失效，控制器向外部测试机输出测试信息。该测试信息包括存储器阵列中的各个SRAM和ROM的具体测试数据，外部测试机通过分析这些具体测试数据，可以查找存储器阵列的失效原因并定位失效位置。
[0030]以上详细描述了本实用新型的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本实用新型的构思做出诸多修改和变化。因此，凡本【技术领域】的技术人员依本实用新型的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
【权利要求】
1.一种嵌入式系统存储器的测试结构，内嵌于SoC芯片中,其特征在于,包括CPU、控制器、系统总线、SPI接口、零位SRAM和多路选择器；所述CPU通过所述系统总线与所述SoC芯片中的存储器阵列相连；所述存储器阵列包括所述零位SRAM、多个SRAM和ROM，所述零位SRAM在所述SRAM阵列中的地址为O ;所述控制器通过所述SPI接口与外部测试机相连；所述多路选择器具有第一输入端、第二输入端和输出端，所述多路选择器的所述第一输入端连接所述系统总线，所述多路选择器的所述第二输入端连接所述控制器，所述多路选择器的所述输出端连接所述零位SRAM。
2.如权利要求1所述的嵌入式系统存储器的测试结构，其中所述控制器是时序转换电路，用于将SPI时序转换为SRAM时序。
3.如权利要求2所述的嵌入式系统存储器的测试结构，其中所述SPI接口是SPISlave外部接口。
4.如权利要求3所述的嵌入式系统存储器的测试结构，其中所述SPISlave外部接口和所述外部测试机之间具有4个接线，分别连接所述SPI Slave外部接口的引脚SPICSdI脚SPICLK、引脚MOSI和引脚MIS0。
5.如权利要求4所述的嵌入式系统存储器的测试结构，其中所述引脚SPICS为输入引脚。
6.如权利要求5所述的嵌入式系统存储器的测试结构，其中所述引脚SPICLK为输入引脚。
7.如权利要求6所述的嵌入式系统存储器的测试结构，其中所述引脚MOSI为输入引脚。
8.如权利要求7所述的嵌入式系统存储器的测试结构，其中所述引脚MISO为输出引脚。
【文档编号】G06F11/22GK203573309SQ201320761742
【公开日】2014年4月30日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】周美娣, 何文涛, 殷明, 黄璐, 冯华星 申请人:中国科学院嘉兴微电子与系统工程中心