一种高速数据采集模块的制作方法
【专利摘要】本实用新型公开了一种高速数据采集模块，包括FPGA，所述FPGA连接有ADC数据采集模块和时钟分配模块，所述ADC数据采集模块和时钟分配模块相连，FPGA还连接有EPROM、CPCI总线和CPCIe总线。本实用新型设置ADC数据采集模块对数据进行采样，再传送到FPGA实现对数据的进一步识别和分选，再通过FPGA将数据传输到CPCI和CPCIe总线，能够提高信号处理能力，减少了数据上传时间、提高了信号处理能力、方便快捷。
【专利说明】一种高速数据采集模块
【技术领域】
[0001]本实用新型涉及一种数据采集模块，具体涉及一种高速数据采集模块。
【背景技术】
[0002]数据采集模块基于远程数据采集模块平台的通信模块，远程数据采集模块主要应用于移动数据传输领域，包括车辆导航监控、智能抄表、远程数据采集等领域，尤其是在带宽要求比较高的多媒体传输领域，远程数据采集模块具有明显的带宽优势。
[0003]目前的数据采集模块，单用CPCI总线在数据传输方面优势有限并且数据上传时间较长，给之后的开发带来很多问题。
实用新型内容
[0004]为解决上述问题，本实用新型提供一种能够提高信号处理能力提高模拟性能的高速数据采集模块。
[0005]本实用新型的目的通过以下技术方案来达到:
[0006]一种高速数据采集模块，包括FPGA，所述FPGA连接有ADC数据采集模块和时钟分配模块，所述ADC数据采集模块和时钟分配模块相连，FPGA还连接有EPROM、CPCI总线和CPCIe总线。
[0007]高速ADC以4路交错方式进行模数转换，因此每路以750MHz频率产生一个8bit数据。每路数据流量为750MHzX8bit。由于FPGA资源限制、I/O管脚频率与管脚规模等限制，每路数据先通过一片FPGA四分频，即产生16路187.5MHz的Sbit数据。这样提高了数据传输的速度。
[0008]FPGA还外接有DDR2存储板。采用DDR2存储模组(RDIMM)作为存储介质，一个DDR2存储模组的数据流量为400MHz X 64bit、存储容量为2GB。采用基于Xilinx FPGA的控制器实现DDR2存储模组的读、写、校验。
[0009]所述CPCI 总线为 Jl CPCI，CPCIe 总线为 PXIe XJ3 或者 XJ4。
[0010]所述FPGA还连接有触发器。
[0011]所述FPGA还和背板连接器均相连。
[0012]所述FPGA 为 Xilinx V5FPGA。
[0013]本实用新型与现有技术相比，所具有以下的优点和有益效果:
[0014]本实用新型设置ADC数据采集模块对数据进行采样，再传送到FPGA实现对数据的进一步识别和分选，再通过FPGA将数据传输到CPCI和CPCIe总线，能够提高信号处理能力，减少了数据上传时间、提高了信号处理能力、方便快捷。
【专利附图】
【附图说明】
[0015]图1为本实用新型的结构示意图。【具体实施方式】
[0016]下面结合实施例对本实用新型作进一步的详细说明，但本实用新型的实施方式不限于此。
[0017]实施例1
[0018]如图1所示，一种高速数据采集模块，包括FPGA，所述FPGA连接有ADC数据采集模块和时钟分配模块，所述ADC数据采集模块和时钟分配模块相连，FPGA还连接有EPR0M、CPCI总线和CPCIe总线。FPGA3为固定EPROM加载，
[0019]高速ADC以4路交错方式进行模数转换，因此每路以750MHz频率产生一个8bit数据。每路数据流量为750MHzX8bit。由于FPGA资源限制、I/O管脚频率与管脚规模等限制，每路数据先通过一片FPGA四分频，即产生16路187.5MHz的Sbit数据。这样提高了数据传输的速度。
[0020]影响ADC动态性能指标之一就是时钟模块，时钟模块必须具有非常微小的时钟抖动和相位噪声。时序不确定性/时钟抖动越严重，对ADC基底噪声的影响越恶劣，因此信噪比越低。实施时可选择具有确定性或者抖动不是很频繁的时钟模块以提高信噪比。
[0021]在电气特性上，CPCI总线以PCI电气规范为基础，解决了 VME等总线技术与PCI总线不兼容的问题，使得基于PC的X86架构、硬盘存储等技术能在工业领域使用。同时由于在接口等地方做了重大改进，采用CPCI技术的服务器、工控电脑等拥有了高可靠性、高密度的优点。CPCIE是CPCI标准基于PCIE总线的升级版本，将CPCIE和CPCI两种总线结合，能够赋予模块高处理性能。
[0022]FPGA还外接有DDR2存储板。采用DDR2存储模组(RDIMM)作为存储介质，一个DDR2存储模组的数据流量为400MHz X 64bit、存储容量为2GB。采用基于Xilinx FPGA的控制器实现DDR2存储模组的读、写、校验。FPGA外部预留DDR2内存颗粒，以便数据触发缓存，冗余备份使用。
[0023]上述CPCI 总线为 Jl CPCI，CPCIe 总线为 PXIe XJ3 或者 XJ4。
[0024]上述FPGA还连接有触发器。
[0025]上述FPGA还和背板连接器相连，可支持32GByte存储，可自定义连接总线。上述FPGA为Xilinx V5FPGA，此型号的FPGA性能功能较好。
【权利要求】
1.一种高速数据采集模块，其特征在于:包括FPGA，所述FPGA连接有ADC数据采集模块和时钟分配模块，所述ADC数据采集模块和时钟分配模块相连，FPGA还连接有EPROM、CPCI总线和CPCIe总线。
2.根据权利要求1所述的一种高速数据采集模块，其特征在于=FPGA还外接有DDR2存储板。
3.根据权利要求1所述的一种高速数据采集模块，其特征在于:所述CPCI总线为JlCPCI，CPCIe 总线为 PXIe XJ3 或者 XJ4。
4.根据权利要求3所述的一种高速数据采集模块，其特征在于:所述FPGA还连接有触发器。
5.根据权利要求1所述的一种高速数据采集模块，其特征在于:所述FPGA还和背板连接器相连。
6.根据权利要求1所述的一种高速数据采集模块，其特征在于:所述FPGA为XilinxV5FPGA。
【文档编号】G06F13/20GK203596011SQ201320832261
【公开日】2014年5月14日 申请日期:2013年12月17日 优先权日:2013年12月17日
【发明者】万传彬, 陆建国, 王林, 陈刚, 李华, 王云, 樊宏坤 申请人:成都国蓉科技有限公司