大规模集成电路和信息处理系统的制作方法
【专利摘要】本公开涉及LSI和信息处理系统。控制器LSI连接到具有深度断电模式DPM的SPI闪存并使SPI闪存进入DPM，然后使其本身进入使RAM中的数据丢失的低功耗模式LPM。本发明解决了由于数据丢失而在从LPM返回时控制器LSI不能从DPM释放外围设备的问题。控制器LSI包括CPU、RAM以及将SPI命令发送到闪存的SPI控制单元。SPI命令包括使闪存进入DPM的断电命令和使其从DPM释放的释放命令。在从LPM返回时，控制器LSI使控制单元将释放命令发送到闪存，不管它是处于DPM还是正常模式。
【专利说明】大规模集成电路和信息处理系统
[0001]相关申请的交叉引用
[0002]2013年2月25日提交的日本专利申请N0.2013-34362的公开，包括说明书、附图和摘要，通过引用整体合并于此。
【技术领域】
[0003]本发明涉及控制具有断电模式的外围设备的控制器LSI (大规模集成电路)和配备有控制器LSI的信息处理系统，更特别地，涉及能将自己置于低功耗模式并且适用于信息处理系统的控制器LSI。
【背景技术】
[0004]近来，全社会致力于改善能源效率，确保半导体系统的低功耗几乎是不可缺少的要求。配备有低功耗模式的产品的数量越来越大；产品不仅包括带有CPU (中央处理单元)的微计算机，而且还包括诸如RAM (随机访问存储器)和ROM (只读存储器)之类的外部外围设备。关于外部R0M，正在进行从一般使用的可同时访问的并行NOR闪存(注册商标)(NOR-Flash)到具有较少针脚的可执行与一般使用的NOR闪存的功能等效的功能的SPINOR闪存的迁移。为了利用更少针脚来执行等效功能，SPI NOR闪存设计成通过SPI (串行外围接口)通信(这是板载IC (集成电路)之间的通信模式之一)的通信信道基于命令获得访问。最近的设备具有低功耗模式功能，所谓的深度断电(DPD)模式(DPM)，其也可基于命令来执行。响应于深度断电命令(DP命令)，设备进入深度断电模式，而响应于RES (从深度断电释放)命令，从深度断电模式返回到正常模式。越来越需要LSI作为控制器来实施操控低功耗模式功能的功能。
[0005]日本未审专利公开N0.2010-55419公开了降低NOR闪存的功耗的技术。NOR闪存具有DH)功能，该功能使NOR闪存进入深度断电模式以降低功耗，并且响应于与其连接的存储器控制单元提供的Dro信号进入Dro状态和从Dro状态返回。当存储器控制单元在预定时间长度内没有接收到访问NOR闪存的请求时，存储器控制单元使NOR闪存进入Dro状态。
【发明内容】
[0006]本发明的发明人研究了日本未审专利公开N0.2010-55419并且发现其中的下列新问题。
[0007]不仅外围设备(诸如前述NOR闪存之类的被控制设备)，而且各种类型的控制器LSI (诸如微计算机之类的对外围设备进行控制的控制设备)需要具有相等级别的低功耗模式。有各种级别的低功耗模式。例如，某些低功耗模式通过降低电源电压，通过降低操作时钟频率或停止操作时钟，通过暂停向某些不需要的功能块供电灯来实现。维持低功耗的特别有效的模式是深度断电模式，其中暂停向尽可能多的组件供应电力。例如，某些控制器LSI是微计算机，其每个包括CPU和内建RAM，并且被设计为利用从外部ROM加载到RAM的程序来操作CPU，该控制器LSI进入深度断电模式以暂停向CPU和RAM供应电力。控制器LSI向低功耗模式(RAM的电力供应被关闭)的转变使加载到RAM的程序和保持在RAM中的中间数据丢失。
[0008]在前述控制器LSI用于控制NOR闪存或具有深度断电模式的其他类型外围设备的情况下，尤其是在控制器LSI和外围设备设计成仅基于命令被控制的情况下，可能会发生下列问题。控制器LSI将断电命令(DP命令)发送到具有深度断电模式的外围设备以使它进入深度断电模式。为了从深度断电模式释放外围设备，控制器LSI向外围设备发出释放命令(RES命令)。控制器LSI将外围设备已经向深度断电模式转变的信息存储为状态或中间数据，并且在需要释放外围设备时向外围设备发出释放命令(RES命令)。由于这样，在控制器LSI已经使外围设备进入深度断电模式直到它从深度断电模式释放外围设备的时间，控制器LSI不能向低功耗模式(例如，深度断电模式)转变，这会丢失储存在内部易失性存储器中的内容。假设在使外围设备进入深度断电模式之后控制器LSI进入低功耗模式，导致存储在内部易失性存储器中的内容丢失，那么关于外围设备转变到深度断电模式的信息(状态和中间数据)也丢失，因此当外围设备需要从深度断电模式释放时，控制器LSI不能发出释放命令(RES命令)。
[0009]下面是用于解决前述问题的措施。其他问题和本发明的新颖特点将从本说明书中的下列描述以及附图变得显然。
[0010]下面将示出根据本发明的实施例。
[0011]实施例涉及可连接到外围设备的控制器LSI，外围设备响应于断电命令进入断电模式，并且响应于释放命令从断电模式返回到正常模式，控制器LSI配置为如下。控制器LSI包括CPU、可从CPU访问的易失性存储器、以及向外围设备发送命令(包括断电命令和释放命令)的控制单元。控制器LSI具有多种操作模式，包括其中存储在易失性存储器中的数据被丢失的低功耗模式。在从低功耗模式返回时，控制器LSI使控制单元发送释放命令，不管外围设备是处于断电模式还是处于正常模式。
[0012]下面将简要描述实施例产生的效果。
[0013]实施例可解决由于在使外围设备进入断电模式之后控制器LSI转变到低功耗模式导致的存储在易失性存储器中的数据的丢失，从低功耗模式返回的控制器LSI不能从断电模式释放外围设备的问题。
【专利附图】
【附图说明】
[0014]图1是示出根据第一实施例的LSI的配置的框图；
[0015]图2是示出根据第二实施例的控制器LSI的配置的框图；
[0016]图3是示出根据第三实施例的控制器LSI的配置的框图；
[0017]图4是示出根据第三实施例的控制器LSI的操作的流程图；
[0018]图5是示出根据第四实施例的控制器LSI的配置的框图；
[0019]图6是示出根据第五实施例的控制器LSI的配置的框图；
[0020]图7是示出根据第六实施例的控制器LSI的配置的框图；以及
[0021]图8是示出根据第六实施例的控制器LSI的操作的流程图。
【具体实施方式】[0022]1.实施例概要
[0023]首先，概述此处公开的本发明的代表性实施例。在下面对代表性实施例的一般描述中，出于引用目的在括号中给出的附图中的附图标记(数字)仅是落在由附图标记标识的组件的概念内的元件的示范。
[0024][I]〈在从低功耗模式返回时RES命令的发送>
[0025]根据代表性实施例的LSI (I)配置如下。
[0026]LSI可连接到外围设备(10)。外围设备响应于断电命令(DP命令)进入断电模式(DPM)，而响应于释放命令(RES命令)从断电模式返回到正常模式。当外围设备处于断电模式时，除释放命令以外的任何命令都不能将外围设备从断电状态释放。
[0027]LSI包括CPU (7)、可从CPU访问的易失性存储器(RAM) (3)、以及向外围设备发送命令(包括断电命令和释放命令)的控制单元(2)。另外，LSI具有多种操作模式，包括丢失存储在易失性存储器中的数据的低功耗模式。LSI配置为当LSI从低功耗模式返回时使控制单元发送释放命令至外围设备。
[0028]此配置可以防止如下问题:因为在将外围设备移动到断电模式之后LSI向低功耗模式的转变使存储在易失性存储器中的数据丢失，所以即使在LSI从低功耗模式返回之后，外围设备也不能从断电模式释放。
[0029][2]〈RES命令在引导序列顶部的发送>
[0030]在章节[I]中，LSI还包括可以执彳丁引导序列的引导控制器(15)。随着引导控制器执行引导序列，可由CPU执行的程序被从外围设备加载到所示易失性存储器。引导序列配置为在加载该程序之前使控制单元发送释放命令至外围设备(步骤35)。
[0031]此配置可防止如下问题:因为LSI向低功耗模式的转变使存储在易失性存储器中的将要由LSI的CPU运行的程序丢失，所以即使在LSI从低功耗模式返回之后，外围设备也不能从断电模式释放。因此，用于CPU的程序被再次适当地加载到易失性存储器中。
[0032][3]<SPI NOR 闪存 ROM〉
[0033]在章节[2]中，外围设备是具有深度断电模式(DPM)的闪存(10_1)，LSI包括符合SPI通信标准并且用于将包括断电命令和释放命令的命令从控制单元发送到外围设备的串行通信端子(24)。
[0034]即使外围设备是可通过符合SPI通信标准的串行通信访问的闪存(SPI NOR闪存ROM), LSI也可以适当地从深度断电模式(DPM)释放外围设备。
[0035][4] <选择是否用发布RES命令来支持释放>
[0036]在章节[2]中，LSI配置为能够在引导序列中选择是在加载程序前使控制单元发送释放命令至外围设备，还是加载程序而不发送释放命令(步骤33 )。
[0037]当LSI不需要用发布释放命令(RES命令)来支持释放时，此配置可以缩短释放外围设备所需的时间。
[0038][5]〈在RES命令发送后的预定等待时间之后常规命令的发布>
[0039]在章节[I]到[4]中的任何一个中，在LSI从低功耗模式返回并且然后使控制单元将释放命令发送到外围设备之后，LSI在开始发布除释放命令以外的常规命令之前等待预定的时间长度(步骤36)。
[0040]即使外围设备需要花费一些时间以从断电模式释放，LSI也可以等待该时间长度以便允许外围设备在从断电模式释放之后适当地操作。在章节[2]或[3]描述的闪存的情况下，闪存可以适当地启动引导序列。
[0041][6]〈在多个RES命令发送之后常规命令的发布>
[0042]在章节[I]到[4]中的任何一个中，在LSI从低功耗模式返回然后使控制单元将释放命令发送到外围设备多次之后，LSI开始发布除释放命令以外的常规命令。
[0043]即使外围设备需要花费一些时间从断电模式释放，LSI也可以等待该时间以便允许外围设备在从断电模式释放之后适当地操作。在章节[2]或[3]描述的闪存的情况下，LSI可以适当地启动引导序列。
[0044][7]〈用于指定释放时RES命令的发布数量的端子>
[0045]在章节[6]中，LSI包括端子(26)，端子(26)可以指定当LSI从低功耗模式返回时将从控制单元发送到外围设备的释放命令的发布次数。
[0046]即使外围设备从断电模式释放所需的时间随外围设备的类型和规格而变化，LSI也可以适当地调整时间以匹配释放时间和等待时间，该设置可以通过固定该端子的电压来实现。
[0047][8]〈在等待来自外部外围设备的对RES命令发送的预定响应之后常规命令的发布>
[0048]在章节[I]到[4]中的任何一个中，LSI从低功耗模式返回并且然后使控制单元将释放命令发送到外围设备。随后，LSI发布读取命令(其是从外围设备读取预定数据的请求)并且一直等候，直到对读取命令的响应匹配预定期望值，然后开始发布除释放命令以外的常规命令。
[0049]即使外围设备从断电模式释放所需的时间随外围设备的类型和规格而变化，用于释放的等待时间也可自动地调节到合适的时间长度。
[0050][9]<SPI NOR闪存ROM中的预定测试样式〉
[0051]在章节[8]中，外围设备是具有深度断电模式(DPM)的闪存(10_1)，闪存将预定测试样式(pattern)数据存储在预定地址。
[0052]读取命令是读取该地址的数据的命令，LSI—直等候，直到对读取命令的响应匹配测试样式，然后开始发布除释放命令以外的常规命令。
[0053]即使外围设备是具有深度断电模式的闪存并且外围设备从深度断电模式释放所需的时间随外围设备的类型和规格而变化，LSI也可以适当地从深度断电模式释放外围设备。尤其是，即使外围设备从深度断电模式释放所需的时间不清楚或不稳定，LSI也可以在验证外围设备明确地从深度断电模式释放之后恢复常规操作。
[0054][10]〈RES命令的可配置命令代码>
[0055]在章节[I]到[4]中的任何一个中，LSI可以改变分配给释放命令的命令代码。
[0056]即使分配给用于外围设备的释放命令的命令代码不是特定代码，LSI也可以适当地改变命令代码以获取适应性代码。例如，在章节[2]或[3]描述的闪存的情况下，通常用于RES命令的命令代码在十六进制表示法中是AB。即使十六进制的数字被改变，LSI也可以通过适当地改变数字而获取适应性代码。
[0057][11]〈配置RES命令的命令代码的寄存器>
[0058]在章节[10]中，LSI包括能够保持命令代码的可从外部重写的寄存器(18)。[0059]即使分配给用于外围设备的释放命令的命令代码不是特定代码，LSI也可以自由地改变命令代码以获取适应性代码。例如，在章节[2]或[3]描述的闪存的情况下，通常用于RES命令的命令代码在十六进制表示法中是AB。即使十六进制的数字被改变，LSI也可以通过自由地改变数字而获取适应性代码。
[0060][12]〈信息处理系统:在从低功耗模式返回时RES命令的发送>
[0061]信息处理系统包括外围设备(10)和LSI (1)，并且按如下方式配置。
[0062]外围设备响应于断电命令(DP命令)进入断电模式(DPM)，而响应于释放命令(RES命令)从断电模式返回到正常模式。当外围设备处于断电模式时，除释放命令以外的任何命令都不能将外围设备从断电状态释放。
[0063]连接到外围设备的LSI包括CPU (7)、可从CPU访问的易失性存储器(RAM) (3)、以及将包括断电命令和释放命令的命令发送到外围设备的控制单元(2 )。
[0064]LSI具有多种操作模式，包括其中存储在易失性存储器中的数据丢失的低功耗模式，并且在LSI从低功耗模式返回时可以使控制单元将释放命令发送到外围设备。
[0065]此配置可以防止如下问题:因为在将外围设备移动到断电模式之后LSI向低功耗模式的转变使存储在易失性存储器中的数据丢失，所以即使在LSI从低功耗模式返回之后，外围设备也不能从断电模式释放。
[0066][13]〈RES命令在引导序列的顶部的发送〉
[0067]在章节[12]中，外围设备存储将要由CPU执行的程序。LSI还包括可执行引导序列的引导控制器(15)。随着引导控制器执行引导序列，可由CPU执行的程序从外围设备加载到易失性存储器。引导序列配置为在加载程序之前使控制单元将释放命令发送到外围设备(步骤35)。
[0068]此配置可以防止如下问题:因为LSI向低功耗模式的转变使存储在易失性存储器中的将要由LSI的CPU运行的程序丢失，所以即使在LSI从低功耗模式返回之后，外围设备也不能从断电模式释放。因此，用于CPU的程序被再次适当地加载到易失性存储器中。
[0069][14]〈SPI NOR 闪存 ROM〉
[0070]在章节[13]中，外围设备是具有深度断电模式(DPM)的闪存(10_1)，外围设备和LSI用符合SPI通信标准的串行通信信道(9)相互连接。
[0071]即使外围设备是可通过符合SPI通信标准的串行通信访问的闪存，LSI也可以适当地从深度断电模式释放外围设备。
[0072][15]<SPI NOR闪存ROM中的预定测试样式〉
[0073]在章节[14]中，闪存将预定测试样式数据存储在预定地址。
[0074]当LSI从低功耗模式返回时，在控制单元将释放命令发送到外围设备之后，LSI发布读取命令(其是读取外围设备的所述地址处的数据的请求)，并且LSI —直等待，直到对读取命令的响应匹配测试样式，然后开始发布除释放命令以外的常规命令。
[0075]即使外围设备从断电模式释放所需的时间随外围设备的类型和规格而变化，用于释放的等待时间也被自动地调整到合适的时间长度。尤其是，即使外围设备是具有深度断电模式的闪存并且外围设备从深度断电模式释放需要的时间随外围设备的类型和规格而变化，LSI也可以适当地从深度断电模式释放外围设备。即使外围设备从深度断电模式释放所需的时间不清楚或不稳定，LSI也可以在验证外围设备明确地已经从深度断电模式释放之后恢复常规操作。
[0076][16]〈RES命令的可配置命令代码>
[0077]在章节[12]到[14]中的任何一个中，LSI可以改变分配给释放命令的命令代码。
[0078]即使分配给用于外围设备的释放命令的命令代码不是特定代码，LSI也可以适当地改变命令代码以获取适应性代码。例如，在章节[2]或[3]描述的闪存的情况下，通常用于RES命令的命令代码在十六进制表示法中是AB。即使十六进制的数字被改变，LSI也可以通过适当地改变数字而获取适应性代码。
[0079][17] <从低功耗模式释放LSI的MCU>
[0080]在章节[16]中，信息处理系统还包括MCU (20)。
[0081]LSI包括可从外部重写的释放命令代码配置寄存器(18)，其能够保持命令代码。
[0082]MCU配置为提供中断信号(Irq ；22)以从低功耗模式释放LSI，释放命令代码配置寄存器配置为是可重写的。
[0083]因此，MCU (20)可对低功耗模式的LSI执行释放控制，以从该模式释放LSI。即使分配给释放命令的命令代码不是特定代码，LSI也可以自由地改变命令代码以获取适应性代码。例如，在章节[2]、[3]或[14]描述的闪存的情况下，通常用于释放命令(RES命令)的命令代码在十六进制表示法中是AB。即使十六进制的数字被改变，LSI也可以通过自由地改变数字而获取适应性代码。
[0084]2.对实施例的详细描述
[0085]将进一步详细地描述实施例。
[0086]第一实施例
[0087]<在从低功耗模式返回时RES命令的发送>
[0088]图1是示出根据第一实施例的LSIl的配置的框图。
[0089]LSIl可连接到外围设备10。LSIl通过已知的CMOS (互补金属氧化物半导体场效应晶体管)LSI制造技术形成在单个硅衬底上，虽然不是限制性的。外围设备10具有至少两种操作模式，断电模式(DPM)和正常模式(Normal Mode)，并且根据接收到的断电命令(DP命令)和释放命令(RES命令)而在两种操作模式之间进行切换。当正常模式的外围设备10接收到断电命令(DP命令)时，外围设备10进入断电模式(DPM)，而在接收到释放命令(RES命令)时从断电模式返回到正常模式。当外围设备10的操作模式是断电模式时，除释放命令以外的任何命令都不能将外围设备10移出断电模式。外围设备10可以包括控制操作模式之间的切换的配备有有限状态机(FSM)的控制逻辑器11，虽然不是限制性的。
[0090]LSIl包括CPU7、可从CPU7访问的易失性存储器3、以及向外围设备10发送命令(包括断电命令(DP命令)和释放命令(RES命令))的控制单元2。另外，LSIl具有多种操作模式，包括其中存储在易失性存储器3中的数据丢失的低功耗模式。当从低功耗模式返回时，LSIl使控制单元2向外围设备10发送释放命令(RES命令)。LSIl配置为发送释放命令(RES命令)，不管在转变到低功耗模式之前LSIl是否向外围设备10发送了断电命令(DP命令)，或者换言之，不管在LSIl已经从低功耗模式返回时外围设备10是处于断电模式(DPM)还是处于正常模式。此配置允许处于断电模式(DPM)的外围设备10返回到正常模式以开始常规操作，因此防止外围设备10不能从断电模式返回的问题的发生。另一方面，即使处于正常模式的外围设备10接收到释放命令(RES命令)，也不会发生特定操作故障。[0091]第二实施例
[0092]〈SPI NOR 闪存 ROM 的控制器 LSI〉
[0093]下面描述的第二实施例采用闪存10_1，作为外围设备10的示例，它具有深度断电模式(DPM)并且可以是SPI NOR闪存等。
[0094]图2是示出根据第二实施例的控制器LSI的配置的框图。
[0095]在第二实施例中，外围设备10是具有深度断电模式(DPM)的闪存10_1，而1^11是用于外围设备的控制器LSI1。控制器LSIl包括充当控制单元的SPI控制单元2、充当易失性存储器的RAM3、R0M5、以及CPU7，这些组件利用内部总线8彼此连接。控制器LSIl包括用于向闪存10_1发送命令并且符合SPI通信标准的串行通信端子24。通信线路9包括例如时钟、芯片选择、以及I比特或4比特时钟同步(三线法)串行信号线路。RAM3存储将要由CPU7执行的程序4，R0M5存储用于从外部将程序4导入到RAM3中的引导程序6。
[0096]诸如SPI NOR闪存之类的闪存10_1包括电可重写ROM丛13 (在图2中简称为“ROM”)、驱动ROM丛13的字线的解码器14、从ROM丛13读出的信号所经过的数据路径12、以及控制逻辑单元11。包括连接到通信线路9的接口电路的控制逻辑单元11基于命令转译访问请求并且执行该请求。例如，当附加了地址的读取命令通过通信线路9串行地输入时，控制逻辑单元11将输入地址馈送到解码器14，并且通过数据路径12接收从ROM丛13读出的数据，以在串行SPI通信数据包中将它发送到通信线路9。还通过相同的通信线路9串行地输入深度断电命令(DP命令)和释放命令(RES命令)。控制逻辑单元11包括例如有限状态机(FSM)(虽然不是限制性的)，并且配置为在深度断电模式(DPM)和正常模式之间进行操作模式转变。当处于 正常模式的控制逻辑单元11接收到深度断电命令(DP命令)时，控制逻辑单元11进入深度断电模式(DPM)，而当处于深度断电模式的控制逻辑单元接收到释放命令(RES命令)时，返回到正常模式。当控制逻辑单元11的操作模式是深度断电模式时，除释放命令(RES命令)以外的任何命令都不能将控制逻辑单元11移出深度断电模式。释放命令(RES命令)对从深度断电模式释放诸如SPI NOR闪存之类的闪存10_1而言是必要的。假设诸如SPI NOR闪存之类的闪存10_1配备有复位端子或DH)端子(如日本未审专利公开N0.2010-55419所描述的那样)，则可以通过控制端子而非释放命令(RES命令)来控制模式转变；然而，减少针脚数量的趋势使没有复位端子(更不用说DH)端子)的SPI NOR闪存成为主流。
[0097]在电源开启或复位之后，控制器LSIl运行存储在R0M5中的引导程序6，以从闪存10_1中读出程序4，并且将程序4传输到RAM3，然后执行程序4。程序4包含发送深度断电命令(DP命令)以使闪存10_1进入深度断电模式(DPM)的步骤。程序4还包含发送释放命令(RES命令)以使闪存10_1从深度断电模式(DPM)释放到正常模式的步骤。控制器LSIl可以自由地并且适当地控制闪存10_1的操作状态，只要CPU7运行程序4。
[0098]然而，还强烈地需要控制器LSIl确保低功耗。为了实现低功耗，控制器LSIl还具有低功耗模式(深度断电模式)，在该模式中对RAM3以及其他组件的供电暂停。如果控制器LSIl本身在使闪存10_1进入深度断电模式(DPM)之后并且在发送释放命令(RES命令)之前转变到低功耗模式，则存储在RAM3中的程序4丢失。同时，关于闪存10_1是否已经通过程序4进入深度断电模式(DPM)或闪存10_1是否处于正常模式的状态信息也丢失。由于这样，即使从低功耗模式返回的控制器LSIl执行访问闪存10_1并且将程序4导入到RAM3中的引导程序6，处于深度断电模式(DPM)的闪存10_1也不会接受该命令。此情况发展成为一种死锁。
[0099]为了避免死锁，第二实施例中的引导程序6包括在执行读取命令以从闪存10_1读取数据的步骤之前将释放命令(RES命令)发送到闪存10_1的步骤，不管闪存10_1是处于深度断电模式(DPM)还是处于正常模式。此步骤可以使处于深度断电模式(DPM)的闪存10_1进入正常模式以开始将程序4加载到RAM3。此配置可以解决闪存10_1不能从深度断电模式释放的问题。另一方面，即使处于正常模式的闪存10_1接收到释放命令(RES命令)，也不会发生特定操作故障。
[0100]因此，即使在外围设备是可通过符合SPI通信标准的串行通信访问的闪存(SPINOR闪存ROM)的情况下，也可以适当地从深度断电模式(DPM)释放外围设备。
[0101]第三实施例
[0102]<选择是否用发布RES命令来支持释放>
[0103]图3是示出根据第三实施例的控制器LSI的配置的框图。与图2相比，闪存10_1包括相同的组件，但是控制器LSII还包括弓I导控制器15。利用引导控制器15，控制器LSII可以在引导序列中选择是使SPI控制单元2在加载程序4之前发送释放命令(RES命令)，还是加载程序4而不发送释放命令(RES命令)。例如，控制器LSIl具有DPM支持/不支持规范端子25，并且受从外部通过端子25输入的信号16控制，信号16指定是否提供DMP支持。其他元件的配置和动作与图2已经示出的第二实施例中描述的那些相同，因此省略对它们的说明。
[0104]将进行关于引导序列的详细描述。
[0105]图4是示出根据第三实施例的控制器LSI的示例性操作的流程图。
[0106]引导序列将通过CPU7来执行存储在R0M5中的引导程序6。在通电复位时或者在控制器LSIl从诸如深度断电模式之类的低功耗模式返回到正常模式时，程序4通过SPI通信信道9从外部闪存10_1加载到RAM3。这称为SPI空间引导。在SPI空间引导开始时(步骤30)，控制器LSIl首先将SPI控制单元2从模块待机状态释放(步骤31)，并且执行SPI控制单元2的端子的设置(步骤32)。为了减小功耗，控制器LSIl采取例如停止向未使用的功能模块提供时钟或电力的措施。如果SPI控制单元2处于模块待机状态，则SPI控制单元2需要从该状态释放以启动SPI通信。如果整个控制器LSIl处于诸如深度断电模式之类的低功耗模式，则在步骤31中整个控制器LSIl被释放到正常模式。然后，控制器LSIl判断是否需要RES命令支持，即，DPM支持(步骤33)。如果从外部通过DPM支持/不支持规范端子25输入了信号16的话，控制器LSIl可以通过读取指定需要/不需要DPM支持的信号16的状态来对此进行确定。如果不需要RES命令支持，则控制器LSIl直接跳转到SPI空间的起始地址(步骤38)并且开始将程序4加载到RAM3。另一方面，如果信号16指定需要RES命令支持，则控制器LSIl将SPI控制单元2设置为SPI操作模式(步骤34)以发布释放命令(RES命令)(步骤35)。不管外部闪存10_1的操作模式，都发布释放命令(RES命令)。在发布RES命令之后，控制器LSIl执行等待(WAIT)预定的时间长度(步骤36)。等待时间是根据从所连接的闪存10_1已经接收到RES命令时起并且然后进入正常模式到当闪存10_1准备好接收常规SPI命令时所花费的时间长度确定的。然后，控制器LSIl切换到外部地址空间读取模式(步骤37)并且跳转到SPI空间的起始地址(步骤38)以开始将程序4加载到RAM3。
[0107]即使外围设备10需要花费时间以从断电模式释放，控制器LSIl也可以等待该时间，以允许外围设备10在从断电模式释放之后适当地操作。当例如外围设备是闪存10_1时，控制器LSIl可以适当地启动引导序列。当控制器LSIl不需要用发布释放命令(RES命令)来支持释放时，此配置可以缩短释放操作所需的时间。尤其是，当不需要RES命令支持时，控制器LSIl可以在步骤36中省去不需要的等待时间。
[0108]第四实施例
[0109]〈指定释放时RES命令发布的数量〉
[0110]图5是示出根据第四实施例的控制器LSI的配置的框图。与图3相比，闪存10_1包括相同的组件，但是控制器LSIl配置为当控制器LSIl从低功耗模式返回时从SPI控制单元2发送释放命令(RES命令)多次，然后开始发布除释放命令以外的常规命令。虽然图3所示的控制器LSIl包括DPM支持/不支持规范端子25并且配置为受通过端子25输入的信号16 (其指定是否提供DMP支持)控制，但是图5所示的控制器LSIl包括RES命令发布规范端子26，并且配置为受通过端子26输入的信号17控制，信号17指定RES命令的发布数量。其他元件的配置和动作与图3所示的第二实施例描述的那些相同，因此省略对它们的说明。
[0111]在图4所示的引导序列中，控制器LSIl读取由信号17指定的RES命令的发布数量，而不是在步骤33中进行确定，RES命令的发布重复指定次数(步骤35)。可以交替地重复RES命令的发布(步骤35)和等待预定时间的执行(步骤36)。重复地发布RES命令使控制器LSIl等待，即使闪存10_1花费时间以从深度断电模式释放，如执行等待预定时间的情况(步骤36)那样，并且使闪存10_1在从深度断电模式释放之后适当地操作，由此适当地启动引导序列。
[0112]此实施例示出了其中通过端子26指定RES命令发布数量的示例。即使闪存10_1从深度断电模式释放需要的时间随闪存10_1的类型和规格而变化，控制器LSIl也可以适当地调整时间，以匹配释放时间和等待时间，设置可以通过固定所述端子的电压来实现。
[0113]不仅RES命令的发布数量，而且步骤36中的预定等待时间的长度也可以通过任何方法来设置。例如，控制器LSIl可包括用于存储发布数量和等待时间长度的参数的寄存器，并且可以连接到另一外部微型计算机。RES命令的发布数量和步骤36中的预定等待时间长度可以通过由微型计算机将参数设置到寄存器中来指定。替选地，可以为控制器LSIl提供电可重写的非易失性存储器以存储参数。替选地，通过熔丝元件进行调节也是可用的。
[0114]第五实施例
[0115]<等待来自外部外围设备的对RES命令发送的预定响应>
[0116]第三和第四实施例描述了指定与所连接的闪存10_1从深度断电模式释放所需的时间匹配的参数的技术。然而，这些技术的问题在于可适用的参数范围需要宽到一定程度。如果参数超出设计控制器LSIl时确定的参数范围，则不可能匹配释放时间和等待时间。第五实施例给出了对该新问题的示例性解决方案。
[0117]图6是示出根据第五实施例的控制器LSI的配置的框图。类似于图2、3和5所示的实施例，控制器LSII和闪存10_1是互连的。控制器LSIl与图3和5所示的控制器LSIl的不同之处在于，它不包括引导控制器15。控制器LSIl可包括引导控制器15，但是指定DPM支持和RES命令发布数量不是必需的。因此，第五实施例的控制器LSIl以与图2所示的控制器LSIl相同的方式配置。另一方面，闪存10_1与图2、3和5所示的实施例的闪存10_1的不同之处在于，预定测试样式数据存储在预定地址处。预定地址可以位于ROM丛13内或外。其他元件的配置和动作与图2所示的第二实施例的那些相同，因此省略对它们的说明。
[0118]在从低功耗模式返回时，控制器LSII使SPI控制单元2发送释放命令(RES命令)，然后重复地发布读取命令，读取命令是从闪存10_1中的预定地址读取数据的请求。控制器LSIl进行等待，直到对读取命令的响应匹配预定测试样式，然后开始发布除RES命令以外的常规命令。
[0119]即使闪存10_1从断电模式释放所需的时间随闪存10_1的类型和规格而变化，释放的等待时间也被自动地调节到合适的时间长度。尤其是，当闪存10_1是具有深度断电模式的闪存并且闪存10_1从深度断电模式释放所需的时间随闪存10_1的类型和规格而变化时，控制器LSIl可以适当地从深度断电模式释放闪存10_1。此外，即使闪存10_1从深度断电模式释放所需的时间不清楚或不稳定，控制器LSIl也可以在验证外围设备已经明确地从深度断电模式释放之后，恢复常规操作。
[0120]可以根据需要设置测试样式。然而，必须当心测试样式的设置，以便不会偶然地与闪存10_1未从深度断电模式释放时的预期样式匹配。
[0121]第六实施例
[0122]<配置RES命令的命令代码的寄存器>
[0123]用于SPI NOR闪存ROM的RES命令的通常使用的命令代码在十六进制表示法中是AB ;然而，这没有特别授权，而仅是行业标准做法，因此，不能避免已经存在或者将来将会存在使用包含不同类型的命令代码的RES命令的外围设备10的可能性。
[0124]图7是示出根据第六实施例的控制器LSI的配置的框图。第六实施例的控制器LSIl可以改变分配给释放(RES)命令的命令代码。与图2相比，闪存10_1包括相同的组件，但是控制器LSIl还包括引导控制器15和中断控制器19，但不包括R0M5。形成具有R0M5的控制器LSIl没有问题。在此情况下，RES命令的命令代码配置为是可在存储于R0M5中的引导程序6中改变的。引导控制器15包括命令存储寄存器18，命令存储寄存器18配置为可由外部连接的MCU20通过带MCU通信端子27的MCU通信线路21写入。MCU通信端子27可以是例如GPIO (通用输入/输出)端子。外部连接的MCU20输出外部中断(Irq)信号22，信号22通过外部中断(Irq)端子28到达中断控制器19，然后作为CPU中断23传播到CPU7。接收到请求的其他类型中断(未示出)的中断控制器19使用中断控制器19中设置的掩码或者根据中断的优先级对中断执行判优，以输出所得中断作为CPU中断23。其他元件的配置和动作与图2所示的第二实施例的那些相同，因此省略对它们的说明。
[0125]接下来，将详细地描述第六实施例的弓I导序列。
[0126]图8是示出根据第六实施例的控制器LSI的操作的流程图。还描述了外部连接的MCU20的操作。(A)表示由发布引导命令的微型计算机执行的序列，并且包括外部连接的MCU20的操作。(B)表示由控制器LSIl执行的操作序列。如(A)所示，当启动MCU20 (其是用于发布引导命令的微型计算机)时(步骤41)，控制器LSIl响应于外部中断(Irq)22从低功耗模式释放到正常模式(步骤42 )。在整个控制器LSII处于深度断电模式的情况下，可以使用外部中断(Irq) 22、复位信号(未示出)或匪I (不可屏蔽中断)来使控制器LSIl进入正常模式。然后，MCU20将RES命令的命令代码写入到控制器LSIl的引导控制器15中的命令存储寄存器18 (步骤43)。MCU20向控制器LSIl发布外部中断(Irq)22以通知对命令存储寄存器18的写入已经完成，由此完成操作(步骤45)。如(B)所示，在开始SPI空间引导时(步骤30)，控制器LSIl首先等待在步骤42中由MCU20发布的外部中断(Irq)22，将其本身从深度断电模式完全释放到正常模式(步骤31 )，并且设置SPI控制单元2的端子(步骤32)。如果SPI控制单元2部分地处于模块待机状态，则控制器LSIl在步骤31中从模块待机状态释放SPI控制单元2。然后，控制器LSII等待在步骤44中发布的通知MCU20已经在步骤43中写入了 RES命令的命令代码的外部中断(Irq) 22 (步骤39)，然后读取存储在引导控制器15中的命令存储寄存器18中的数据(步骤40)。随后，控制器LSIl将SPI控制单元2设置为SPI操作模式(步骤34)，以使用读取的命令代码发布释放命令(RES命令)。在发布RES命令之后，控制器LSIl执行等待预定时间长度(步骤36)。然后，控制器LSIl切换到外部地址空间读取模式(步骤37)并且跳转到SPI空间的起始地址(步骤38)以开始将程序4加载到RAM3。
[0127]即使分配给用于外围设备10的释放命令的命令代码不是特定代码，LSI也可以自由地改变命令代码以获取适应性代码。例如，目前的SPI NOR闪存ROM的RES命令的通常使用的命令代码在十六进制表示法中是AB。即使十六进制的数字被改变，LSI也可以通过适当地改变数字来获取适应性代码。
[0128]本领域技术人员还应理解，虽然对本发明的各实施例进行了前面的描述，但是本发明不限于此，在不偏离本发明的精神和所附权利要求书的范围的情况下，可以进行各种改变和修改。
[0129]例如，CPU7可以是任何类型的能够执行程序的处理器，并且可以替换为其他体系架构的处理器。另外，控制器LSI可以包括其他功能模块，并且可以包括多个RAM3、R0M5和其他组件。
【权利要求】
1.一种能连接到外围设备的大规模集成电路LSI，所述外围设备响应于断电命令而进入断电模式，响应于释放命令从断电模式释放到正常模式，并且当处于所述断电模式时，即使它接收到除所述释放命令以外的任何其他命令也维持在所述断电模式，所述LSI包括:
CPU ； 可从所述CPU访问的易失性存储器；以及 将包括所述断电命令和所述释放命令的命令发送到所述外围设备的控制单元， 其中，所述LSI具有多种操作模式，包括使存储在所述易失性存储器中的数据丢失的低功耗模式，且 当所述LSI从所述低功耗模式释放时，所述LSI使所述控制单元将所述释放命令发送到所述外围设备。
2.根据权利要求1所述的LSI，还包括: 能执行引导序列的引导控制器， 其中，随着所述引导控制器执行所述引导序列，能由所述CPU执行的程序被从所述外围设备加载到所述易失性存储器，且 所述引导序列配置为在加载所述程序之前将所述释放命令从所述控制单元发送到所述外围设备。
3.根据权利要求2所述的LSI， 其中，所述外围设备是具有深度断电模式的闪存，所述LSI还包括: 符合SPI通信标准的串行通信端子，用于从所述控制单元向所述外围设备发送包括所述断电命令和所述释放命令的命令。
4.根据权利要求2所述的LSI， 其中，所述LSI在所述引导序列中选择是在加载所述程序之前使所述控制单元将所述释放命令发送到所述外围设备，还是加载所述程序而不发送所述释放命令。
5.根据权利要求1所述的LSI， 其中，在所述LSI从所述低功耗模式返回并且然后使所述控制单元将所述释放命令发送到所述外围设备之后，所述LSI等待预定时间长度，然后开始发布除所述释放命令以外的常规命令。
6.根据权利要求1所述的LSI， 其中，在所述LSI从所述低功耗模式返回并且然后使所述控制单元将所述释放命令多次发送到所述外围设备之后，所述LSI开始发布除所述释放命令以外的常规命令。
7.根据权利要求6所述的LSI，还包括: 指定当所述LSI从所述低功耗模式释放时从所述控制单元向所述外围设备发送所述释放命令的数量的端子。
8.根据权利要求1所述的LSI， 其中，在所述LSI从所述低功耗模式返回并且然后使所述控制单元将所述释放命令发送到所述外围设备之后，所述LSI发布读取命令，所述读取命令是从所述外围设备读取预定数据的请求，所述LSI进行等待，直到对所述读取命令的响应匹配预定期望值，并且开始发布除所述释放命令以外的常规命令。
9.根据权利要求8所述的LSI，其中，所述外围设备是具有深度断电模式的闪存， 所述闪存将预定测试样式数据存储在预定地址， 所述读取命令是读取所述地址处的数据的命令，且 所述LSI进行等待，直到对所述读取命令的响应匹配所述测试样式，然后开始发出除所述释放命令以外的常规命令。
10.根据权利要求1所述的LSI， 其中，所述LSI能够改变将要分配给所述释放命令的命令代码。
11.根据权利要求10所述的LSI，还包括: 能从外部重写的寄存器，其保持所述命令代码。
12.—种信息处理系统,包括: 外围设备，所述外围设备响应于断电命令进入断电模式，响应于释放命令从断电模式释放到正常模式，并且在处于所述断电模式时，即使它接收到除所述释放命令以外的任何命令,也维持在所述断电模式；以及 LSI，所述LSI连接到所述外围设备并且包括CPU、能从所述CPU访问的易失性存储器、以及将包括断电命令和释放命令的命令发送到所述外围设备的控制单元， 其中，所述LSI具有多种操作模式，包括使存储在所述易失性存储器中的数据丢失的低功耗模式，并且当所述LSI从所述低功耗模式释放时，使所述控制单元将所述释放命令发送到所述外围设备。
13.根据权利要求12所述的信息处理系统，其中，所述外围设备存储将要由所述CPU执行的程序， 所述LSI还包括能执行引导序列的引导控制器，随着所述引导控制器执行所述引导序列，能由所述CPU执行的所述程序从所述外围设备加载到所述易失性存储器，且 所述引导序列配置为在加载所述程序之前将所述释放命令从所述控制单元发送到所述外围设备。
14.根据权利要求13所述的信息处理系统，其中，所述外围设备是具有深度断电模式的闪存，且 所述外围设备和所述LSI与符合SPI通信标准的串行通信信道相互连接。
15.根据权利要求14所述的信息处理系统，其中，所述闪存将预定测试样式数据存储在预定地址，且 在所述LSI从所述低功耗模式返回并且然后使所述控制单元将所述释放命令发送到所述外围设备之后，所述LSI发布读取命令，所述读取命令是读取所述外围设备的所述预定地址处的数据的请求，所述LSI进行等待，直到对所述读取命令的响应匹配所述测试样式，然后开始发布除所述释放命令以外的常规命令。
16.根据权利要求12所述的信息处理系统，其中，所述LSI能够改变将要分配给所述释放命令的命令代码。
17.根据权利要求16所述的信息处理系统，还包括:
MCU, 其中，所述LSI包括能保持所述命令代码的能从外部重写的释放命令代码配置寄存器，所述MCU提供中断信号以从所述低功耗模式释放所述LSI，且所述释放命令代 码配置寄存器是可重写的。
【文档编号】G06F9/445GK104008074SQ201410061233
【公开日】2014年8月27日 申请日期:2014年2月24日 优先权日:2013年2月25日
【发明者】佐藤喜男, 林英明, 吉田高志 申请人:瑞萨电子株式会社