存储控制器件、存储器件、信息处理系统及存储控制方法
【专利摘要】本发明涉及存储控制器件及其相关的存储器件、信息处理系统以及在这些器件中使用的存储控制方法。所述存储控制器件包括：部分单位缓冲器，其用于保持被指定到部分单位的至少一个数据，存储器的写入单位被划分成多个所述部分单位；以及请求生成部，其用于即使在所述存储器指示任一部分单位处于繁忙状态的情况下，在所述部分单位缓冲器能够保持被指定到该部分单位的数据时，仍生成所述存储器的所述写入单位的写入请求。根据本发明，即使在一部分写入单位被置于繁忙状态时也能够尽可能地继续进行写入处理操作。
【专利说明】存储控制器件、存储器件、信息处理系统及存储控制方法
【技术领域】
[0001]本发明涉及存储控制器件。更具体地，本发明涉及存储控制器件、存储器件、用于存储器的信息处理系统以及这种器件和系统中的处理方法。
【背景技术】
[0002]在信息处理系统中，动态随机存取存储器(Dynamic Random Access Memory,DRAM)等被用作工作存储器。这种DRAM是典型的易失性存储器，一旦电源停止工作，其存储的内容就会消失。同时，近年来，非易失性存储器(NVM)被广泛地使用。这种非易失性存储器落入与以大的数据大小为单位的数据存取相对应的闪速存储器以及能够以小的数据大小为单位的高速随机存取的非易失性随机存取存储器(NVRAM)的一般分类中。这里，闪速存储器的典型示例可以包括NAND型闪速存储器。另一方面，非易失性随机存取存储器的示例可以包括ReRAM (电阻式RAM)、PCRAM (相变式RAM)和MRAM (磁阻式RAM)等。
[0003]在将数据写入到存储器单元的处理中，设想非易失性存储器在写入步骤中将数据写入到存储器单元以及在验证步骤中从存储器单元读取数据并通过将所读取的数据与所写入的数据进行比较来实施验证。在写入存储器单元时，重复这些步骤直到根据写入步骤之后的验证步骤中的数据比较结果确认了数据匹配为止。由于存储器单元在特性上具有一定范围的变化，并且也在这些步骤的数量上发现了相似的变化，因此，出现在写入操作期间的繁忙时间不是固定的时间段。相应地，对于非易失性存储器的写入繁忙时间，指定典型值和最大值来作为一般标准。典型值由写入操作期间成功验证的平均频率来决定，而最大值由写入步骤和验证步骤重复的最大频率来决定。如果这些步骤被重复至最大次数，那么验证失败的存储器单元通常可被判定为缺陷单元。
[0004]由于这种写入时间上的变化的原因，非易失性存储器的写入性能由于具有长的写入时间的单元而劣化。典型地，在非易失性存储器中，同时对由多个存储器单元构成并通常被称作页的写入单位实施写入操作。因而，即使在页中只有几个存储器单元，由于上述变化而具有长的写入时间，也很难在完成这些存储器单元的写入之前开始下一页的写入，这导致整个写入处理性能的劣化。对于采用多块(mult1-bank)构造(其具有使用页作为写入单位的多个非易失性存储器块(memory bank)的非易失性存储器来说同样如此。由于变化而增加了某个块的页写入时间，并因此任何其他已完成写入操作的块处于等候开始下一页的写入的状态直到这个块完成其写入操作为止，这导致了整个非易失性存储器在写入性能上的劣化。更具体地，无论哪种情况，虽然已完成写入操作的块的页处于只在接收到下一数据时才能开始写入操作的状态，但是下一个数据条目仍然停留在待命状态直到所有的块都完成其写入操作为止，这导致了写入性能下降。
[0005]相反，提出了以下方法，即，通过在写入繁忙时间期间将下一写入数据传输到非易失性存储器的内部缓冲器来防止数据传输时间成为开始下一写入操作时的开销(例如，参照日本未经审查专利申请2003-196989)。另外，对于多块构造，提出以下方法，即，通过为每个块提供缓冲器来减小开始写入操作时的开销(例如，参照日本未经审查专利申请2007-080475)。
[0006]然而，在写入繁忙时间期间将写入数据传输到缓冲器的现有技术中，很难防止由增加的写入繁忙时间引起的速度的降低。另外，在为每个块提供缓冲器的现有技术中，因为由增加的写入繁忙时间引起的速度的降低的原因，只获取了与上面相同的效果。此外，这种现有技术包括用于每个块的具有页大小的缓冲器，并且其缺点在于随着作为写入单位的页的大小的增加以及非易失性存储器中块的数量的增加，每个缓冲器的大小也增加。
[0007]在目前可用的以闪速存储器代表的非易失性存储器中，繁忙时间的典型值可以是大约几百微秒到几毫秒的数量级，并且繁忙时间不以典型值的倍数而变化，而是以更精细的时间单位来变化。相应地，典型值的时间比变化的时间长度更具支配性，并且通过吸收这种变化而实现的性能改善的效果并不大。相反，在作为新式高速非易失性存储器的NVRAM中，因为写入繁忙时间可以小至约数十纳秒至几微秒的数量级的值，并且繁忙时间的变化也相当于几乎相同数量级长度的时间，繁忙时间变化对写入性能的影响是显著的。另外，由于作为写入单位的页的大小为小，并且提供了高速接口，所以通过提供如上所述的缓冲器而允许被隐藏的繁忙时间显著地变短。
【发明内容】
[0008]有鉴于此，期望提供即使在一部分写入单位被置于繁忙状态时也尽可能地继续写入处理操作的技术。
[0009]根据本发明的实施例，提供一种存储控制器件，其包括:部分单位缓冲器，其用于保持被指定到部分单位的至少一个数据，存储器的写入单位被划分成多个所述部分单位；以及请求生成部，其用于即使在所述存储器指示任一部分单位处于繁忙状态的情况下，在所述部分单位缓冲器能够保持被指定到该部分单位的数据时，仍生成所述存储器的所述写入单位的写入请求。这带来了即使当存在被指示为处于繁忙状态的部分单位时也尽可能地生成写入请求的功能。
[0010]根据本发明的实施例，提供一种存储控制方法，其包括:即使存储器指示通过对存储器的写入单位进行划分而成的部分单位中的任一部分单位处于繁忙状态，在部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器的所述写入单位的写入请求；以及在所述写入请求的生成的情况下，执行写入控制，以使所述部分单位缓冲器保持被指定到被指示为处于繁忙状态的部分单位的数据，并且将被指定到未被指示为处于所述繁忙状态的部分单位的数据传输到所述存储器。这带来了即使当存在被指示为处于繁忙状态的部分单位时也尽可能地生成写入请求的功能。
[0011]有利地，存储控制器件还包括:写入控制部，其在所述写入请求的生成的情况下用于使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器。这带来了按照部分单位的繁忙状态来分配数据的功能。
[0012]有利地，在被指定到已取消繁忙状态的部分单位的随后数据被保持在所述部分单位缓冲器中时，所述写入控制部将所述随后数据从所述部分单位缓冲器传输到所述存储器。这带来了利用部分单位的繁忙状态的取消的机会从部分单位缓冲器传输数据的功能。
[0013]有利地，存储控制器件还包括:信号生成部，其用于生成信号，所述信号用于:当存在被所述存储器指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器不能保持被指定到该部分单位的数据时，指示无效状态；当所述部分单位缓冲器处于空状态，并且不存在被所述存储器指示为处于繁忙状态的部分单位时，指示有效状态；以及当存在被所述存储器指示为处于繁忙状态的部分单位时，并且所述部分单位缓冲器能够保持该部分单位的数据时，指示有效状态，其中，当所述信号指示有效状态时，所述请求生成部生成所述写入单位的写入请求。这带来了通过利用指示有效状态的存在与不存在的信号来控制写入请求的生成的功能。
[0014]根据本发明的实施例，提供一种存储器件，其包括:存储器单元阵列，所述存储器单元阵列的写入单位被划分成多个部分单位以存储数据；部分单位缓冲器，其用于保持被指定到所述部分单位的至少一个数据；请求生成部，其用于即使在所述存储器指示任一所述部分单位处于繁忙状态的情况下，在所述部分单位缓冲器能够保持被指定到该部分单位的数据时，仍生成所述存储器单元阵列的所述写入单位的写入请求；以及写入控制部，其用于在所述写入请求的生成的情况下，使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器单元阵列。这带来了即使当存在被指示为处于繁忙状态的部分单位时也尽可能地生成写入请求以按照部分单位的繁忙状态来分配数据的功倉泛。
[0015]有利地，所述存储器单元阵列包括具有非易失性存储器元件的存储器单元。
[0016]根据本发明的实施例，提供一种信息处理系统，其包括:存储器单元阵列，所述存储器单元阵列的写入单位被划分成多个部分单位以存储数据；主机计算机，其用于发出所述写入单位的写入指令；部分单位缓冲器，其用于保持被指定到所述部分单位的至少一个数据；请求生成部，其在所述写入指令发出的情况下，用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据时仍生成所述存储器单元阵列的所述写入单位的写入请求；以及写入控制部，其用于在所述写入请求的生成的情况下，使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器单元阵列。这带来了在发出写入指令时即使当存在被指示为处于繁忙状态的部分单位时也尽可能地生成写入请求以按照部分单位的繁忙状态来分配数据的功能。
[0017]根据上述本发明的实施例，可以实现即使在一部分写入单位被置于繁忙状态时也能够尽可能地继续写入处理操作的显著效果。
[0018]应当理解，前述的一般性说明和下面的具体说明均是示例性的，旨在提供所要求的技术的进一步的解释。
【专利附图】
【附图说明】
[0019]包括附图以提供对本发明的进一步理解，附图被并入并构成本说明书的一部分。附图示出实施例，并与说明书一起用来说明本发明的原理。
[0020]图1是示出了根据本发明实施例的信息处理系统的构造示例的示意框图。
[0021]图2是示出了根据本发明实施例的功能性构造示例的示意框图。[0022]图3是示出了根据本发明第一实施例的存储器300的构造示例的示意框图。
[0023]图4是示出了根据本发明第一实施例的存储器300的页地址的指定示例的示意框图。
[0024]图5是示出了根据本发明第一实施例的操作时序的示例的时序图。
[0025]图6A和图6B均是示出了本发明第一实施例中效果的概要的示意图。
[0026]图7是示出了接收根据本发明第一实施例的写入指令时的处理步骤的示例的流程图。
[0027]图8是示出了根据本发明第一实施的写入请求的处理步骤的示例的流程图。
[0028]图9是示出了释放根据本发明第一实施例的子页缓冲器320的处理步骤的示例的流程图。
[0029]图10是示出了根据本发明第二实施例的存储器300的构造示例的示意框图。
[0030]图11是示出了根据本发明第二实施例的存储器300的页地址的指定示例的示意框图。
[0031]图12是示出了根据本发明第二实施例的操作时序的示例的时序图。
[0032]图13是示出了接收根据本发明第二实施例的写入指令时的处理步骤的示例的流程图。
[0033]图14是示出了根据本发明第二实施例的写入请求的处理步骤的示例的流程图。
[0034]图15是示出了释放根据本发明第二实施例的页缓冲器321的处理步骤的示例的流程图。
[0035]图16是示出了根据本发明第三实施例的存储器300的构造示例的示意框图。
[0036]图17是根据本发明第三实施例的繁忙信号生成电路351的真值表。
[0037]图18是示出了根据本发明第三实施例的操作时序的示例的时序图。
[0038]图19是示出了接收根据本发明第三实施例的写入指令时的处理步骤的示例的流程图
[0039]图20是示出了根据本发明第三实施例的写入请求的处理步骤的示例的流程图。
[0040]图21是是示出了释放根据本发明第三实施例的页缓冲器321的处理步骤的示例的流程图。
[0041]图22是示出了根据本发明第四实施例的存储器300和存储器的控制器200的构造示例的示意框图。
[0042]图23是示出了根据本发明第五实施例的存储器300的构造示例的示意框图。
[0043]图24是示出了根据本发明第六实施例的存储器300的构造示例的示意框图。
【具体实施方式】
[0044]在下文中，说明了本发明的一些实施方式(下文称为“实施例”)。
[0045]信息处理系统的构造
[0046]图1是示出了根据本发明的实施例的信息处理系统的构造示例的示意框图。该信息处理系统由主机计算机100和存储器系统400构成。存储器系统400由存储器300和存储器控制器200构成。
[0047]主机计算机100发出用于请求对存储器系统400进行数据读取/写入等的指令。在本发明的这个实施例中，主要关注写入指令的发出。
[0048]假设存储器300由非易失性存储器构成，且具体地由能够以小的单位进行高速随机存取的非易失性随机存取存储器(NVRAM)构成。NVRAM的示例可以包括电阻式ReRAM、相变式PCRAM以及磁阻变化式MRAM等。
[0049]存储器控制器200响应于源自主机计算机100的请求来控制存储器300。存储器控制器200与主机计算机100侧之间的接口(I / F)是指主机接口 201，并且其与存储器300侧之间的接口是指存储器接口 202。
[0050]图2是示出示根据本发明实施例的功能性构造示例的示意框图。图2示出了存储器单元阵列31、部分单位缓冲器32、请求生成部21以及写入控制部35。存储器单元阵列31布置于存储器300中。部分单位缓冲器32、请求生成部21以及写入控制部35布置于存储器300或存储器控制器200中。
[0051]存储器单元阵列31是由非易失性存储器构成的存储器单元的集合，其能实现对单个写入单位的一次写入。在本例中，将存储器单元阵列31划分成四个部分阵列，即，部分阵列O至部分阵列3，并且将被指定到每个部分单位(经四份地划分后的写入单位)的数据彼此独立地写入。将存储器单元阵列31中的部分阵列O至部分阵列3的繁忙状态分别作为BusyO信号至Busy3信号提供给请求生成部21。
[0052]部分单位缓冲器32是用于保持被指定到部分单位(经划分的写入单位)的数据的缓冲器。当生成对存储器单元阵列31写入的请求时，如果存储器单元阵列31指示写入单位中的一部分部分单位处于繁忙状态，那么将被指定到该一部分部分单位的数据保持在部分单位缓冲器32中。另一方面，将被指定到如下部分单位的数据传输到存储器单元阵列31，该部分单位被存储器单元阵列31指示为处于就绪状态。将部分单位缓冲器32的数据保持状态作为Bufstat信号提供给请求生成部21。
[0053]当主机计算机100发出写入指令时,请求生成部21基于Bufstat信号和BusyO至Busy3信号生成对存储器单元阵列31中的写入单位写入的请求。即使存储器单元阵列31指示任意部分单位处于繁忙状态，但如果在部分单位缓冲器32能够保持被指定到这些部分单位的数据的情况成立的话，请求生成部21仍生成对写入单位写入的请求。换言之，当Bufstat信号指示满状态时,请求生成部21不生成写入请求。另外，当Bufstat信号指示空状态并且BusyO至Busy3信号中至少两者指示繁忙状态时，请求生成部21同样也不生成写入请求。另一方面，当Bufstat信号指示空状态并且BusyO至Busy3信号中不超过一者指示繁忙状态时，请求生成部21生成写入请求。注意，当请求生成部21不生成写入请求时，其被设置成待命状态直到Bufstat信号以及BusyO至Busy3信号满足上述条件为止。另外，在本例中，假设部分单位缓冲器32的保持容量为一个部分单位。
[0054]在生成对写入单位写入的请求时，写入控制部35控制被指定到部分单位的数据。更具体地，写入控制部35控制部分单位缓冲器32以使其保持被指定到被存储器单元阵列31中的部分阵列指示为处于繁忙状态的部分单位的数据。另外，写入控制部35将被指定到被存储器单元阵列31中的部分阵列指示为处于就绪状态的部分单位的数据传输到存储器单元阵列31。随后，对于与已取消繁忙状态的部分阵列相对应的部分单位，当下一数据被保持在部分单位缓冲器32中时，写入控制部35将该数据从部分单位缓冲器32传输到存储器单元阵列31。[0055]在下文中，在上述信息处理系统及其功能性构造的前提下说明本发明的一些实施例。以下面的给出的顺序来说明本发明的一些实施例。
[0056]1.第一实施例(将以页为基础的写入存取划分成以子页为基础的写入存取的示例)
[0057]2.第二实施例(针对每个块来划分跨块的写入存取的示例)
[0058]3.第三实施例(将Busy信号一起放在存储器中的示例)
[0059]4.第四实施例(在存储器控制器侧管理页缓冲器的示例)
[0060]5.第五实施例(每个块共用多个页缓冲器的示例)
[0061]6.第六实施例(每个块群组共用页缓冲器的示例)
[0062]1.第一实施例
[0063][存储器的构造]
[0064]图3是示出了根据本发明第一实施例的存储器300的构造示例的示意框图。存储器300包括存储器单元阵列310、子页缓冲器320、子页地址缓冲器330、分配器340以及控制器接口电路390。
[0065]存储器单元阵列310是由非易失性存储器构成的存储器单元的集合，并且其能够进行单个页的一次写入。在本例中，存储器单元阵列310以如下方式来配置，即，将被指定到每个子页(经四划分的页)的数据彼此独立地写入。将存储器单元阵列310中各个子页的繁忙状态作为各个BusyO至Busy3信号提供给控制器接口电路390。在本发明的第一实施例中，主要关注这种子页(经划分的页)的写入繁忙时间的变化。
[0066]子页缓冲器320是用于保持被指定到子页的数据的缓冲器。当生成对存储器单元阵列310写入的请求时，如果存储器单元阵列310指示整个页中一部分子页处于繁忙状态，则将被指定至这些子页的数据保持在子页缓冲器320中。另一方面，将被指定到被存储器单元阵列310指示为处于就绪状态的子页的数据传输到存储器单元阵列310。将子页缓冲器320的数据保持状态作为Bufstat信号提供给控制器接口电路390。
[0067]子页地址缓冲器330是用于保持子页缓冲器320中所保持的数据在存储器单元阵列310上的地址的缓冲器。换言之，子页地址缓冲器330指示数据被指定到哪一页的哪一子页。
[0068]分配器340将被指定到与写入请求有关的页中所包含的子页的数据或被指定到子页缓冲器320中所保持的子页的数据分配到存储器单元阵列310中的相应子页地址。在对被指定到与写入请求有关的页中所包含的子页的数据进行分配时，参照与写入请求有关的地址。在对被指定到子页缓冲器320中所保持的子页的数据进行分配时，参照子页地址缓冲器330中保持的地址。
[0069]控制器接口电路390是负责与存储器控制器200之间的交互的电路。控制器接口电路390经由请求/地址信号线(Rqt / Adr)以及数据信号线(Data)接收由存储器控制器200生成的写入请求。在这种前提下，一旦主机计算机100发出写入指令，存储器控制器200基于Bufstat信号以及BusyO至Busy3信号生成对存储器单元阵列310中的写入单位写入的请求。换言之，当Bufstat信号指示满状态时，存储器控制器200不生成写入请求。另外，当Bufstat信号指示空状态且BusyO至Busy3信号中至少两者指示繁忙状态时,存储器控制器200同样也不生成写入请求。另一方面，当Bufstat信号指示空状态且BusyO至Busy3信号中不多于一者指示繁忙状态时，存储器控制器200生成写入请求。注意，当存储器控制器200不生成写入请求时，其置于待命状态直到Bufstat信号和BusyO至Busy3信号满足上述的条件为止。另外，控制器接口电路390将Bufstat信号和BusyO至Busy3信号传送到存储器控制器200。
[0070]另外，当存储器控制器200生成到对写入单位写入的请求时，控制器接口电路390控制被指定到子页的数据。更具体地，控制器接口电路390控制子页缓冲器320以使其保持被指定到由存储器单元阵列310指示繁忙状态的子页的数据。此外，控制器接口电路390将被指定到被存储器单元阵列310指示为处于就绪状态的子页的数据传输到存储器单元阵列310。随后，对于已取消繁忙状态的子页，当下一数据被保持在子页缓冲器320中时，控制器接口电路390将该数据从子页缓冲器320传输到存储器单元阵列310。
[0071]注意，存储器单元阵列31被实现成具有上述功能性构造中的存储器单元阵列310的功能。部分单位缓冲器32被实现成具有上述功能性构造中的子页缓冲器320的功能。另夕卜，请求生成部21被实现成具有上述功能性构造中的存储器控制器200的功能。此外，写入控制部35被实现成具有上述功能性构造中的控制器接口电路390和分配器340的功能。
[0072]图4是示出了根据本发明第一实施例的存储器300的页地址的指定示例的示意框图。在根据本发明第一实施例的存储器300中，整个存储器空间是以页为基础的线性地址空间。子页是通过将页划分成四份而获得的。
[0073][操作时序]
[0074]图5是示出了根据本发明第一实施例的操作时序的示例的时序图。图5示出如下方式的连续页写入操作，即，例如，经由数据信号线传输的页数据DataO、Datal和Data2被分别写入到页O、页I和页2。在接收到页数据时，存储器300同时开始所有子页的写入处理操作，并且所有子页的BusyO至Busy3信号变成用于指示写入操作正在进行中的繁忙状态。
[0075]在本例中，尽管在写入DataO时子页2的写入繁忙时间增加，但由于存在子页缓冲器320的原因而在完成任何其他子页的写入操作的时刻将下一页数据Datal从存储器控制器200传输到存储器300。此时，Datal中包含的子页2的数据被保持在子页缓冲器320中，并且用于指示数据的写入目的地的地址信息被保持在子页地址缓冲器330中。结果，Bufstat信号改变为High状态以用于指示子页缓冲器320置于满状态。
[0076]在完成将DataO写入子页2时，保持在子页缓冲器320的Datal的子页数据与地址信息一起被立即传输到子页2在存储器单元阵列310上的位置，从而开始下一处理操作。此时，用于指示空的子页缓冲器320的状态的Bufstat信号改变为Low状态。
[0077]尽管在写入Data2时，子页I的写入繁忙时间增加，但子页缓冲器320置于空状态，且因而存储器控制器200将下一页数据Data3传输至存储器300。Data3中所包含的子页I的数据被保持在子页缓冲器320，并且用于指示数据的写入目的地的地址信息被保持在子页地址缓冲器330中。
[0078]图6A和6B均为示出了本发明第一实施例中的效果的概要的示意图。注意，每幅附图未包含将数据传输到存储器单元阵列310和子页缓冲器320的时间。
[0079]在每幅附图中，假设同时并连续地对每个被划分成四个子页的页实施四次写入操作。如图6A所示，在现有方法中，每个写入操作中，一个子页的写入繁忙时间增加了，那么整个写入性能便由该写入时间来决定。这里，在假设繁忙时间是普通繁忙时间的长度的两倍的情况下，这总共等于八倍的繁忙时间。另一方面，如果能够在子页缓冲器320上接收被指定到增加了写入繁忙时间的子页的数据，那么下一页数据被允许写入到写入操作被预先完成的子页。如图6B所示，在假设具有较长写入时间的存储器单元没有集中在单个子页上的前提下，那么，能够以六倍的繁忙时间完成写入操作，这带来性能的改善。.[0080][处理步骤]
[0081]图7是示出根据本发明第一实施例的接收写入指令时的处理步骤的示例的流程图。接收写入指令时的处理步骤由存储器控制器200来实施。这里，假设允许在子页缓冲器320上保持被指定到一个子页的数据。
[0082]首先，将与写入指令有关的首个页号设置至变量"P"(步骤S911)。对于该变量"P"，设立每当一个页的处理操作完成时便增加I的值(步骤S916)。
[0083]存储器控制器200根据Bufstat信号以及BusyO至Busy3信号决定是否生成写入请求(步骤S912)。更具体地，当Bufstat信号指示满状态时，存储器控制器200决定维持待命状态而不生成写入请求。另外，当Bufstat信号指示空状态且BusyO至Busy3信号中至少两者指示繁忙状态时，存储器控制器200同样也决定维持待命状态而不生成写入请求。另一方面，当Bufstat信号指示空状态且BusyO至Busy3信号中不多于一者指示繁忙状态时，存储器控制器200决定生成写入请求。
[0084]当决定维持待命状态而不生成写入请求时(步骤S912:否)，存储器控制器200维持待命状态直到满足生成写入请求的条件。另一方面，当决定生成写入请求时(步骤S912:是)，存储器控制器200以页为基础生成写入请求(步骤S913)。在这种情况下，将写入请求参数一并传输。随后，经由存储器接口 202将页数据从存储器控制器200传输到存储器300 (步骤 S914)。
[0085]当写入指令同样被应用到已处理的页之后的页时(步骤S915:是)，变量"P"增加I (步骤S916)，并且重复下一页的处理操作。当写入指令未被应用到下一页时(步骤S915:否)，则处理步骤完成。
[0086]图8是示出了根据本发明第一实施例的写入请求的处理步骤的示例的流程图。该写入请求的处理步骤由控制器接口电路390和分配器340来实施。
[0087]在生成写入请求时，与写入请求有关的首个子页号被设置至变量"s"(步骤S921)。这里，将"O"假设成首个子页号。对于该变量"s"，设立每当一个子页的处理操作完成时便增加I的值(步骤S929)。
[0088]在存储器单元阵列310中，如果子页"s"未置于繁忙状态(步骤S922:否)，那么，将数据与地址传输到存储器单元阵列310(步骤S923)，并开始子页"s"的写入操作(步骤 S924)。
[0089]相反，在存储器单元阵列310中，当子页"s"置于繁忙状态时(步骤S922:是)，确定子页缓冲器320是否置于满状态(步骤S925)。如果子页缓冲器320已置于满状态(步骤S925:是)，那么，重复继步骤S922之后的处理步骤。如果子页缓冲器320未置于满状态(步骤S925:否)，那么，将数据保持在子页缓冲器320中，并且将子页号"s"以及地址保持在子页地址缓冲器330中(步骤S926)。其后，子页缓冲器320的空状态被取消并将置于满状态(步骤S927)。这将Bufstat信号置于满状态。[0090]当写入请求被同样应用到已处理的子页之后的子页时(步骤S928:是)，变量"s"增加1(步骤S929)，并重复下一页的处理操作。当未将写入请求应用到下一页时(步骤S928:否)，则处理步骤完成。
[0091]注意，尽管可以彼此并行地交替实施每一子页的处理步骤，但为了方便起见，这里说明了每一子页的连续的处理步骤。
[0092]图9是示出了根据本发明第一实施例的释放子页缓冲器320的处理步骤的示例的流程图。释放子页缓冲器320的处理步骤由控制器接口电路390以及分配器340来实施。
[0093]在存储器单元阵列310中，在任何一个的子页的写入处理操作完成时，便获得已完成处理操作的该子页的子页号"e"(步骤S931)。另外，当被指定到子页"e"的数据被保持在子页缓冲器320时(步骤S932:是)，实施以下步骤。
[0094]从子页缓冲器320传输数据，并且从子页地址缓冲器330传输地址(步骤S933)。随后，取消子页缓冲器320的满状态以将其置于空状态(步骤S934)。这将Bufstat信号置于空状态。其后，开始存储器单元阵列310中的子页"e"的写入处理操作(步骤S935)。
[0095]相反，当被指定到子页"e"的数据未被保持在子页缓冲器320中时(步骤S932:否)，处理操作完成。
[0096]如上所述，根据本发明的第一实施例，在存储器单元阵列310中，即使当被写入的页中的一部分子页被指示为处于繁忙状态，只要子页缓冲器320可用，仍能够继续写入处
理操作。
[0097]2.第二实施例
[0098][存储器的构造]
[0099]图10是示出了根据本发明第二实施例的存储器300的构造示例的示意框图。存储器300包括存储器单元阵列311、页缓冲器321、页地址缓冲器331、分配器341以及控制器接口电路391。
[0100]存储器单元阵列311是由非易失性存储器构成的存储器单元的集合，并且能够进行多个页的一次写入。在本例中，将存储器单元阵列311划分成四个块，并配置成如下方式，即，彼此独立地写入单个页的每一数据。将存储器单元阵列311中各个块的繁忙状态作为各个BusyO至Busy3信号提供给控制器接口电路391。在本发明第二实施例中，主要关注这种多块构造中的写入繁忙时间的变化。
[0101]页缓冲器321是用于保持被指定到页的数据的缓冲器。当生成对存储器单元阵列311写入的请求时，如果存储器单元阵列311指示一部分块处于繁忙状态，那么将被指定到该部分块的数据保持在页缓冲器321中。另一方面，将被指定到被存储器单元阵列311指示为处于就绪状态的块的数据传输到存储器单元阵列311。将页缓冲器321的数据保持状态作为Bufstat信号提供给控制器接口电路391。
[0102]页地址缓冲器331是用于保持页缓冲器321中所保持的数据在存储器单元阵列311上的地址的缓冲器。换言之，页地址缓冲器331指示数据被指定到哪一页。
[0103]分配器341将被指定到与写入请求有关的页的数据或被指定到页缓冲器321中所保持的页的数据分配到存储器单元阵列311上的相应块地址。在对被指定与写入请求有关的页的数据的进行分配时，参照与写入请求有关的地址。在对被指定到页缓冲器321中所保持的页的数据进行分配中，参照页地址缓冲器331中所保持的地址。[0104]控制器接口电路391是负责与存储器控制器200之间的交互的电路。控制器接口电路391经由请求/地址信号线(Rqt / Adr)以及数据信号线(Data)接收由存储器控制器200生成的写入请求。在这种前提下，一旦主机计算机100发出写入指令，存储器控制器200就基于Bufstat信号以及BusyO至Busy3信号生成对存储器单元阵列311中的写入单位写入的请求。换言之，当Bufstat信号指示满状态时，存储器控制器200不生成写入请求。另外，当Bufstat信号指示空状态并且BusyO至Busy3信号中至少两者指示繁忙状态时,存储器控制器200同样也不生成写入请求。另一方面，当Bufstat信号指示空状态并且BusyO至Busy3信号中不多于一者指示繁忙状态时，存储器控制器200生成写入请求。注意，当存储器控制器200不生成写入请求时，其置于待命状态直到Bufstat信号以及BusyO至Busy3信号满足上述条件为止。另外，控制器接口电路391将Bufstat信号以及BusyO至Busy3信号传送至存储器控制器200。
[0105]另外，当存储器控制器200生成对写入单位写入的请求时，控制器接口电路391控制被指定到与写入请求有关的页的数据。更具体地，控制器接口电路391控制页缓冲器321，以使其保持被指定到与存储器单元阵列311中的被指示为处于繁忙状态的块相对应的页的数据。此外，控制器接口电路391将被指定到与存储器单元阵列311中的被指示为处于就绪状态的块相对应的页的数据传输到存储器单元阵列311。随后，对于已取消繁忙状态的块，当下一数据被保持在页缓冲器321中时，控制器接口电路391将该数据从页缓冲器321传输到存储器单元阵列311。
[0106]注意，存储器单元阵列31被实现成具有上述功能性构造中的存储器单元阵列311的功能。部分单位缓冲器32被实现成具有上述功能性构造中的子页缓冲器321的功能。另夕卜，请求生成部21被实现成具有上述功能性构造中的存储器控制器200的功能。此外，写入控制部35被实现成具有上述功能性构造中的控制器接口电路391和分配器341的功能。
[0107]图11是示出了根据本发明第二实施例的存储器300的页地址的指定示例的示意框图。在根据本发明第二实施例的存储器300中，每个块的存储器空间具有使用页作为共同单位的地址空间，并且这种地址空间从外部被视为是在从块O至块3的方向上针对每一页列重复的地址空间。因此，在连续的页写入操作时，以如下方式实现高速写入操作，即，四个页的数据被同时写入到四个块。
[0108]另外，每个块中处于共同地址位置上的页被称为页组。比如，页O至页3属于页组0，并且页4至页7属于页组1，而页8至页11属于页组2。
[0109][操作时序]
[0110]图12是示出了根据本发明第二实施例的操作时序的示例的时序图。以如下方式实施连续的页写入操作，即，比如，经由数据信号线传输的DataO、Datal、Data2、Data3以及Data4被分别写入到块O、块1、块2、块3以及块O。在基于与所有块相对应的四个页接收写入数据时，同时开始四个块的页的写入处理操作，并且所有页的BusyO至Busy3信号变为繁忙状态，以用于指示写入操作正在进行中。
[0111]在本例中，尽管在写入页数据DataO至Data3时被写入到块2的Data2的写入繁忙时间增加，但由于存在页缓冲器321的原因而在其他块的写入操作完成的时刻将下一页数据Data4至Data7从存储器控制器200传输到存储器300。这时，待被写入块2的页数据Data6被保持在页缓冲器321中，并且块2的信息作为数据的写入目的地及其页地址信息被保持在页地址缓冲器331中。结果，Bufstat信号改变成High状态，以用指示页缓冲器321置于满状态。
[0112]在被写入有页数据Data2的块2的写入繁忙状态结束时，被保持在页缓冲器321中的下一页数据Data6与页地址信息一起被立即传输到块2，从而开始下一写入处理操作。此时，用于指示空的页缓冲器321的状态的Bufstat信号改变成Low状态。
[0113]尽管在写入页数据Data8至Datall时待被写入块I的Data9的写入繁忙时间增力口，但是，页缓冲器321已置于空状态，并由此存储器控制器200将下一页数据Datal2至Datal5传输到存储器300。此时，待被写入到正在进行写入操作的块I的页数据Datal3被保持在页缓冲器321中，并且块I的信息作为数据的写入目的地及其页地址信息被保持在页地址缓冲器331中。
[0114][处理步骤]
[0115]图13是示出了根据本发明第二实施例的写入指令的接收时的处理步骤的示例的流程图。由存储器控制器200来实施接收该写入指令时的处理步骤。这里，假设允许在页缓冲器321中保持被指定至单个页的数据。
[0116]首先，将与写入指令有关的首个页组号设置至变量"P"，并且作为待被写入的块的首个块号的"O"被设置至变量"b"(步骤S941)。对于变量"b"，设立每当一个块的处理操作完成时便增加I的值(步骤S946)。另外，对于变量"P"，设立每当一个页组的处理操作完成时便增加I的值(步骤S948)。
[0117]通过参照Bufstat信号和BusyO至Busy3信号，存储器控制器200决定是否生成写入请求(步骤S942)。更具体地，当Bufstat信号指示满状态时，存储器控制器200决定维持待命状态而不生成写入请求。另外，当Bufstat信号指示空状态并且BusyO至Busy3信号中至少两者指示繁忙状态时，存储器控制器200也同样决定维持待命状态而不生成写入请求。另一方面，当Bufstat信号指示空状态并且BusyO至Busy3信号中不多于一者指示繁忙状态时，存储器控制器200决定生成写入请求。
[0118]当决定维持待命状态而不生成写入请求时(步骤S942:否)，存储器控制器200维持待命状态直到满足生成写入请求的条件为止。另一方面，当决定生成写入请求时(步骤S942:是)，存储器控制器200以页为基础生成写入请求(步骤S943)。在这种情况下，将写入请求参数也一起传输。随后，传输页数据(步骤S944)。
[0119]当已处理的页之后的页同样处于相同的页组之内时(步骤S945:是)，变量"b"增加I (步骤S946)，并且重复下一页的处理操作。当下一页不在相同的页组之内时(步骤S945:否)，确定是否将写入指令应用到下一页组(步骤S947)。
[0120]当将写入指令应用到下一页组时(步骤S947:是)，变量"P"增加1，并且将作为首个块号的"O"设置至变量"b"(步骤S948)以重复下一页组的处理操作。当不将写入指令应用到下一页组时(步骤S947:否)，处理步骤完成。
[0121]注意，虽然可以彼此并行地交替实施对每一个块的处理步骤，但为了方便起见，这里说明了每一个块的连续的处理步骤。
[0122]图14是示出了根据本发明第二实施例的写入请求的处理步骤的示例的流程图。该写入请求的处理步骤由控制器接口电路391以及分配器341来实施。
[0123]在生成写入请求时，与写入请求有关的首个块号被设置至变量"b"(步骤S951)。这里，"O"被假设作为首个块号。对于变量"b"，设立每当一个块的处理操作完成时便增加I的值(步骤S959)。
[0124]在存储器单元阵列311中，如果块"b"未置于繁忙状态(步骤S952:否)，那么，将数据和地址传输到存储器单元阵列311 (步骤S953)，并开始块"b"的写入操作(步骤S954)。
[0125]相反，在存储器单元阵列311中，当块"b"置于繁忙状态时(步骤S952:是)，决定页缓冲器321是否置于满状态(步骤S955)。如果页缓冲器321置于满状态(步骤S955:是)，那么，重复继步骤S952之后的处理步骤。如果页缓冲器321未置于满状态(步骤S955:否)，那么将数据保持在页缓冲器321中，并且将块号"b"与地址保持在页地址缓冲器331中(步骤S956)。其后，取消页缓冲器321的空状态以将其置于满状态(步骤S957)。这将Bufstat信号置于满状态。
[0126]当将写入请求应用到已处理的块之后的块时(步骤S958:是)，变量"b"增加I (步骤S959)，并重复下一个块的处理操作。当未将写入请求应用到下一个块时(步骤S958:否)，处理步骤完成。
[0127]注意，尽管可以彼此并行地交替实施每一个块的处理步骤，但为了方便起见，这里说明了每一个块的连续的处理步骤。
[0128]图15是示出了释放根据本发明第二实施例的页缓冲器321的处理步骤的示例的流程图。释放页缓冲器321的处理步骤由控制器接口电路391和分配器341来实施。
[0129]在存储器单元阵列311中，在完成任何一个块的写入处理操作时，获得已完成处理操作的该块的块号"e"(步骤S961)。另外，当被指定到块"e"的数据被保持在页缓冲器321中时(步骤S962:是)，实施下面的步骤。
[0130]从页缓冲器321传输数据，并且从页地址缓冲器331传输地址(步骤S963)。随后，取消页缓冲器321的满状态以将其置于空状态(步骤S964)。这将Bufstat信号置于空状态。其后，在存储器单元阵列311中，开始块"e"的写入处理操作(步骤S965)。
[0131]相反，当被指定到块"e"的数据未保持在页缓冲器321中时(步骤S962:否)，处理操作完成。
[0132]如上所述，根据本发明第二实施例，只要页缓冲器321是可用的，在存储器单元阵列311中，即使当待进行写入的一部分页被指示为处于繁忙状态时，也能够继续写入处理操作。
[0133]3.第三实施例
[0134][存储器的构造]
[0135]图16是示出了根据本发明第三实施例的存储器300的构造示例的示意框图。存储器300包括存储器单元阵列311、页缓冲器321、页地址缓冲器331、分配器341、控制器接口电路392以及繁忙信号生成电路351。除配备了繁忙信号生成电路351之外，根据本发明第三实施例的存储器300与上述的本发明第二实施例具有几乎相同的构造。
[0136]基于Bufstat信号和BusyO至Busy3信号,繁忙信号生成电路351生成在生成写入请求时所参照的Busy信号。更具体地，当Bufstat信号指示满状态时，繁忙信号生成电路351将Busy信号置于High状态(繁忙状态)。另外，当Bufstat信号指示空状态并且BusyO至Busy3信号中至少两者指示繁忙状态时，繁忙信号生成电路351也同样将Busy信号置于High状态(繁忙状态)。另一方面，当Bufstat信号指示空状态并且BusyO至Busy3信号中不多于一者指示繁忙状态时，繁忙信号生成电路351将Busy信号置于Low状态(就绪状态)。图17示出了 Busy信号的真值表。
[0137]经由控制器接口电路392将由繁忙信号生成电路351生成的Busy信号提供给存储器控制器200。根据该Busy信号，存储器控制器200决定是否生成下一页组的写入请求。更具体地，如果Busy信号置于就绪状态，那么存储器控制器200生成写入请求，但是，如果Busy信号置于繁忙状态，则不生成写入请求。
[0138]本发明第三实施例包括繁忙信号生成电路351。相较于在本发明第二实施例中使用四条信号线，第三实施例能够仅经由单条信号线来提供Bufstat信号和BusyO至Busy3信号。换言之，能够减少存储器接口 202的信号线数量。
[0139]注意，存储器单元阵列31被实现为具有上述功能性构造中的存储器单元阵列311的功能。部分单位缓冲器32被实现为具有页缓冲器321的功能。另外，请求生成部21被实现为具有上述功能性构造中的存储器控制器200的功能。此外，写入控制部35被实现为具有上述功能性构造中的控制器接口电路392和分配器341的功能。
[0140][操作时序]
[0141]图18是示出了根据本发明第三实施例的操作时序的示例的时序图。在本发明第三实施例中，繁忙信号生成电路351根据Bufstat信号以及BusyO至Busy3信号来生成Busy信号。相应地，存储器控制器200基于Busy信号来决定是否生成写入请求。
[0142][处理步骤]
[0143]图19是根据本发明第三实施例的接收写入指令时的处理步骤的示例的流程图。接收写入指令时的处理步骤由控制器接口电路392来实施。
[0144]首先，将与写入指令有关的首个页号设置至变量"P"(步骤S971)。对于变量"P"，设立每当一个页的处理操作完成时便增加I的值(步骤S976)。
[0145]通过参照Bufstat信号和BusyO至Busy3信号，繁忙信号生成电路351生成Busy信号。随后，根据该Busy信号，存储器控制器200决定是否生成写入请求(步骤S972)。更具体地，当Bufstat信号指示满状态时，因为Busy信号停留在繁忙状态，所以，存储器控制器200决定维持待命状态而不生成写入请求。另外，当Bufstat信号指示空状态并且BusyO至Busy3信号中至少两者指示繁忙状态时，因为Busy信号停留在繁忙状态，所以，存储器控制器200也同样决定维持待命状态而不生成写入请求。另一方面，当Bufstat信号指示空状态并且BusyO至Busy3信号中不多于一者指示繁忙状态时，因为Busy信号处于就绪状态，所以，存储器控制器200决定生成写入请求。
[0146]当决定维持待命状态而不生成写入请求时(步骤S972:否)，存储器控制器200维持待命状态直到满足生成写入请求的条件为止。另一方面，当决定生成写入请求时(步骤S972:是)，存储器控制器200以页为基础生成写入请求(步骤S973)。在这种情况下，将写入请求参数也一起传输。随后，传输页数据(步骤S974)。
[0147]同样地，当将写入指令应用到已处理的页之后的页时(步骤S975:是)，变量"P"增加1(步骤S976)以重复下一页的处理操作。当未将写入指令应用到下一页时(步骤S975:否)，处理步骤完成。
[0148]图20是示出了根据本发明第三实施例的写入请求的处理步骤的示例的流程图。写入请求的处理步骤由控制器接口电路392以及分配器341来实施。
[0149]在生成写入请求时，将与写入请求有关的首个块的号设置至变量"b"(步骤S981)。这里，假设"O"作为首个块号。对于该变量"b"，设立每当一个块的处理操作完成时便增加I的值(步骤S989)。
[0150]在存储器单元阵列311中，如果块"b"未置于繁忙状态(步骤S982:否)，那么，将数据与地址传输到存储器单元阵列311 (步骤S983)，并开始块"b"的写入操作(步骤S984)。
[0151]相反，在存储器单元阵列311中，当块"b"置于繁忙状态时(步骤S982:是)，确定页缓冲器321是否置于满状态(步骤S985)。如果页缓冲器321置于满状态(步骤S985:是)，那么，重复继步骤S982之后的处理步骤。如果页缓冲器321未置于满状态(步骤S985:否)，那么，将数据保持在页缓冲器321中，并且将块号"b"以及地址保持在页地址缓冲器331中(步骤S986)。其后，取消页缓冲器321的空状态以将其置于满状态(步骤S987)。这将Bufstat信号置于满状态。
[0152]当将写入请求同样应用到跟随着已处理的块的块时(步骤S988:是)，变量"b"增加I (步骤S989)，并且重复下一个块的处理操作。当未将写入请求应用到下一个块时(步骤S988:否)，处理步骤完成。
[0153]注意，尽管可以彼此并行地交替实施每一个块的处理步骤，但为了方便起见，这里说明了每一个块的连续的处理步骤。
[0154]图21是示出了根据本发明第三实施例的释放页缓冲器321的处理步骤的示例的流程图。该释放页缓冲器321的处理步骤由控制器接口电路392以及分配器341来实施。
[0155]在存储器单元阵列311中，在完成任何一个块的写入处理操作时，获得了已完成处理操作的块的块号"e"(步骤S991)。另外，当将被指定到块"e"的数据保持在页缓冲器321中时(步骤S992:是)，实施以下步骤。
[0156]从页缓冲器321传输数据，并且从页地址缓冲器331传输地址(步骤S993)。随后，取消页缓冲器321的满状态以将其置于空状态(步骤S994)。这将Bufstat信号置于空状态。其后，在存储器单元阵列311中，开始块"e"的写入处理操作(步骤S995)。
[0157]相反，当未将被指定到块"e"的数据保持在页缓冲器321中时(步骤S992:否)，处理操作完成。
[0158]如上所述，根据本发明第三实施例，通过在多块构造中配备繁忙信号生成电路351，能够减少存储器接口 202的信号线的数量。
[0159]4.第四实施例
[0160][存储器的构造]
[0161]图22是示出了根据本发明第四实施的存储器300和存储器控制器200的构造示例的示意框图。在本发明第四实施例中，存储器控制器200设置有页缓冲器220、页地址缓冲器230以及繁忙信号生成电路250。这些部件中每者的操作与上述本发明第三实施例相同。
[0162]综上所述，根据本发明第四实施例，通过从存储器接口 202省略用于Bufstat信号的信号线，能够减少存储器接口 202的信号线的数量。
[0163]5.第五实施例[0164][存储器的构造]
[0165]图23是示出了根据本发明第五实施例的存储器300的构造示例的示意框图。正如本发明第二实施例一样，存储器300包括存储器单元阵列311、分配器344以及控制器接口电路394。然而，例外的是，存储器300还分别包括两个页缓冲器A322和B323以及相应的页地址缓冲器A332和B333。
[0166]在本发明第五实施例中，不同于本发明第二实施例的是，通过增加页缓冲器的容量来改善由块的繁忙状态引起的处理操作中的延迟。维持性能所需要的页缓冲器的数量取决于所关注的存储器的写入繁忙时间的变化特性。本例示出在如下前提下的构造，即，假设在实施四个块的写入处理操作时，不多于两个块的写入繁忙时间增加。
[0167]如上所述，根据本发明第五实施例，通过增加页缓冲器的容量，能够改善由块的繁忙状态引起的处理操作中的延迟。
[0168]6.第六实施例
[0169][存储器的构造]
[0170]图24是示出了根据本发明第六实施例的存储器300的构造示例的示意框图。在存储器300中，将存储器单元阵列划分成两个存储器单元阵列，即存储器单元阵列312和存储器单元阵列313，其中，每一个存储器单元阵列包括页缓冲器(页缓冲器A322或页缓冲器B323)、页地址缓冲器(页地址缓冲器A332或页地址缓冲器B333)以及分配器(分配器342或分配器343)。
[0171]虽然在本发明第六实施例中，与本发明第五实施例一样增加了页缓冲器的容量，但是，通过限制连接到页缓冲器的存储器单元块阵列的数量使得芯片上的排布变得容易。
[0172]从上面可以看出，根据本发明的上述示例性实施例，通过设置部分单位缓冲器32 (子页缓冲器320和页缓冲器321等)，即使在一部分写入单位被指示为处于繁忙状态的情况下也尽可能地继续写入处理操作。这能够改善由繁忙时间的随机变化引起的写入性能的劣化。
[0173]注意，上述实施例给出了用于实施本发明的示例，并且实施例中的内容以及所附权利要求中的元件关于彼此具有对应关系。同样地，所附权利要求中的元件以及与那些元件具有相同的名字的示例性实施例中的内容关于彼此具有对应关系。然而，本发明并不限于上述实施例，而是可以通过给出在其实质的范围内的实施例的不同变化来实施。
[0174]另外，在本发明的上述实施例中说明的处理步骤可以被认为是具有一组这些步骤的方法，或者可以被认为是用于使计算及运行一组这些步骤的程序或者用于存储这种程序的记录媒介。例如，可以使用压缩盘(Compact Disc,⑶)、小型磁盘(MiniDisc,MD)、数字化通用磁盘(Digital Versatile Disc,DVD)、存储卡以及蓝光光盘(注册商标)等作为记录媒介。
[0175]再者，本发明涵盖了这里说明以及这里包含的各种实施例中的一些或全部实施例的任何可能性组合。
[0176]从上述公开的示例性实施例，能够实现至少以下构造。
[0177](I) 一种存储控制器件，其包括:
[0178]部分单位缓冲器，其用于保持被指定到部分单位的至少一个数据，存储器的写入单位被划分成多个所述部分单位；以及[0179]请求生成部，其用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器的所述写入单位的写入请求。
[0180](2)根据(I)的存储控制器件，其还包括:
[0181]写入控制部，其在所述写入请求的生成的情况下用于使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器。
[0182](3)根据(2)的存储控制器件，其中，在被指定到已取消繁忙状态的部分单位的随后数据被保持在所述部分单位缓冲器中时，所述写入控制部将所述随后数据从所述部分单位缓冲器传输到所述存储器。
[0183](4)根据⑴至(3)中任意一项的的存储控制器件，其还包括:
[0184]信号生成部，其用于生成信号，所述信号用于:
[0185]当存在被所述存储器指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器不能保持被指定到该部分单位的数据时，指示无效状态；
[0186]当所述部分单位缓冲器处于空状态，并且不存在被所述存储器指示为处于繁忙状态的部分单位时，指示有效状态；以及
[0187]当存在被所述存储器指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器能够保持该部分单位的数据时，指示有效状态，
[0188]其中，当所述信号指示有效状态时，所述请求生成部生成所述写入单位的所述写入请求。
[0189](5)根据(I)至(4)中任意一项的的存储控制器件，其中，所述部分单位缓冲器保持被指定到所述部分单位的多个数据。
[0190](6) 一种存储器件,其包括:
[0191]存储器单元阵列，所述存储器单元阵列的写入单位被划分成多个部分单位以存储数据；
[0192]部分单位缓冲器，其用于保持被指定到所述部分单位的至少一个数据；
[0193]请求生成部，其用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器单元阵列的所述写入单位的写入请求；以及
[0194]写入控制部，其用于在所述写入请求的生成的情况下，使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器单元阵列。
[0195](7)根据(6)的存储器件，其中，所述存储器单元阵列包括具有非易失性存储器元件的存储器单元。
[0196](8) 一种信息处理系统,其包括:
[0197]存储器单元阵列，所述存储器单元阵列的写入单位被划分成多个部分单位以存储数据；
[0198]主机计算机，其用于发出所述写入单位的写入指令；
[0199]部分单位缓冲器，其用于保持被指定到所述部分单位的至少一个数据；[0200]请求生成部，其在所述写入指令发出的情况下，用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据的情况下仍生成所述存储器单元阵列的所述写入单位的写入请求；以及
[0201]写入控制部，其用于在所述写入请求的生成的情况下，使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器单元阵列。
[0202](9) 一种存储控制方法，其包括:
[0203]即使存储器指示通过对存储器的写入单位进行划分而成的部分单位中的任一部分单位处于繁忙状态，在部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器的所述写入单位的写入请求；以及
[0204]在所述写入请求的生成的情况下，执行写入控制，以使所述部分单位缓冲器保持被指定到被指示为处于繁忙状态的部分单位的数据，并且将被指定到未被指示为处于所述繁忙状态的部分单位的数据传输到所述存储器。
[0205]本领域的技术人员应当理解，在所附的权利要求及其等同物的范围之内，根据设计要求和其他因素可以出现不同的变形例、合并、子合并以及改变。
[0206]本申请要求于2013年3月7日提交的日本在先专利申请JP2013-045125的权益，其全部内容通过引用的方式合并入本文。
【权利要求】
1.一种存储控制器件，其包括: 部分单位缓冲器，其用于保持被指定到部分单位的至少一个数据，存储器的写入单位被划分成多个所述部分单位；以及 请求生成部，其用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器的所述写入单位的写入请求。
2.根据权利要求1所述的存储控制器件，其还包括: 写入控制部，其在所述写入请求的生成的情况下用于使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器。
3.根据权利要求2所述的存储控制器件，其中，在被指定到已取消繁忙状态的部分单位的随后数据被保持在所述部分单位缓冲器中时，所述写入控制部将所述随后数据从所述部分单位缓冲器传输到所述存储器。
4.根据权利要求1-3中任一项所述的所述存储控制器件，其还包括: 信号生成部，其用于生成信号，所述信号用于: 当存在被所述存储器指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器不能保持被指定到该部分单位的数据时，指示无效状态； 当所述部分单位缓冲器处于空状态，并且不存在被所述存储器指示为处于繁忙状态的部分单位时，指示有效状态；以及 当存在被所述存储器指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器能够保持该部分单位的数据时，指示有效状态， 其中，当所述信号指示有效状态时，所述请求生成部生成所述写入单位的所述写入请求。
5.根据权利要求1-3中任一项所述的存储控制器件，其中，所述部分单位缓冲器保持被指定到所述部分单位的多个数据。
6.—种存储器件,其包括: 存储器单元阵列，所述存储器单元阵列的写入单位被划分成多个部分单位以存储数据； 部分单位缓冲器，其用于保持被指定到所述部分单位的至少一个数据； 请求生成部，其用于即使所述存储器指示任一所述部分单位处于繁忙状态，在所述部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器单元阵列的所述写入单位的写入请求；以及 写入控制部，其用于在所述写入请求的生成的情况下，使所述部分单位缓冲器保持被指定到被所述存储器指示为处于繁忙状态的部分单位的数据，并且将被指定到未被所述存储器指示为处于繁忙状态的部分单位的数据传输到所述存储器单元阵列。
7.根据权利要求6所述的存储器件，其中，在被指定到已取消繁忙状态的部分单位的随后数据被保持在所述部分单位缓冲器中时，所述写入控制部将所述随后数据从所述部分单位缓冲器传输到所述存储器单元阵列。
8.根据权利要求6或7所述的所述存储器件，其还包括:信号生成部，其用于生成信号，所述信号用于: 当存在被所述存储器单元阵列指示为处于繁忙状态的部分单位，并且所述部分单位缓冲器不能保持被指定到该部分单位的数据时，指示繁忙状态； 当所述部分单位缓冲器处于空状态，并且不存在被所述存储器单元阵列指示为处于繁忙状态的部分单位时，指示就绪状态；以及 当存在被所述存储器单元阵列指示为处于繁忙状态的部分单位时，并且所述部分单位缓冲器能够保持该部分单位的数据时，指示就绪状态， 其中，当所述信号指示就绪状态时，所述请求生成部生成所述写入单位的所述写入请求。
9.根据权利要求6或7所述的存储器件，其中，所述部分单位缓冲器保持被指定到所述部分单位的多个数据。
10.根据权利要求6或7所述的存储器件，其中，所述存储器单元阵列包括具有非易失性存储器元件的存储器单元。
11.一种信息处理系统，其包括: 权利要求6-10中任一项所述的存储器件；和 主机计算机，其用于向所述存储器件发出所述写入单位的写入指令。
12.—种存储控制方法，其包括: 即使存储器指示通过对存储器的写入单位进行划分而成的部分单位中的任一部分单位处于繁忙状态，在部分单位缓冲器能够保持被指定到该部分单位的数据的情况下，仍生成所述存储器的所述写入单位的写入请求；以及 在所述写入请求的生成的情况下，执行写入控制，以使所述部分单位缓冲器保持被指定到被指示为处于繁忙状态的部分单位的数据，并且将被指定到未被指示为处于所述繁忙状态的部分单位的数据传输到所述存储器。
【文档编号】G06F12/08GK104035878SQ201410069124
【公开日】2014年9月10日 申请日期:2014年2月27日 优先权日:2013年3月7日
【发明者】中西健一, 藤波靖, 石井健, 岩城宏行, 森健太郎 申请人:索尼公司