一种高速低延迟数据采集累加器及其运行方法
【专利摘要】本发明公开了一种高速低延迟数据采集累加器及其运行方法，包括高速数据输入模块和大规模现场可编程门阵列模块，其特征在于：所述高速数据输入模块包括模数转换模块，用于将需要处理的模拟信号转化为数字信号；所述大规模现场可编程门阵列模块由寄存器单元、累加器单元、数据选择单元、双口RAM单元、控制单元和FIFO单元组成。本发明提供的一种高速低延迟数据采集累加器及其运行方法，利用了大规模现场可编程门阵列内部丰富的资源以及其高速并行处理的能力，处理速度非常快，能实现高速数据采集和大量数据累加处理功能并行运行，同步输出累加数据，具有较低的延迟，能提高DTS系统响应时间，并利于空间分辨率指标提高。
【专利说明】一种高速低延迟数据采集累加器及其运行方法
【技术领域】
[0001]本发明涉及一种高速低延迟数据采集累加器及其运行方法，属于集成电路【技术领域】。
【背景技术】
[0002]在光纤传感应用中，尤其在分布式光纤测温系统(013系统)中，由于需要探测的拉曼散射信号十分微弱，完全被淹没在噪声中，系统需要采用弱信号检测技术从噪声中提取待测信号。于013系统为例，013系统中噪声的主要成分是白噪声，其具有零均值的统计特性，可于利用噪声的统计特性来达到降噪的目的。因此，为提高信噪比，信号处理采用将采集数据进行数字平均的处理方法，即将一次测量的~ (如#20000)点数据依次存储到内存单元中，将下一次测量的~点数据与对应内存单元的数据相加，再放回原内存单元，依次循环1 (如1=10000)次，然后对各内存单元数据求平均，进行温度解调计算，获得各点实际温度。同时013系统为保证一定空间分辨率需于大于100册12采样速率采集数据，因此013系统必须实现高速数据采集和大量数据累加处理功能。
[0003]由于013系统中数据平均和温度解调计算工作难度不大，所于技术瓶颈主要在高速数据采集和大量数据累加处理，即013系统必须用高速数据采集累加器。目前013系统有二种高速数据采集累加器。第一种是先完成高速数据采集功能，然后再完成大量数据累加处理功能，即先将高速数据采集下来的数据存储到大容量内存，当完成版1点数据采集后停止采集，然后进行大量数据累加，完成累加后，能输出各点累加数据，这种方式为串行处理方式，必然需要较大延迟才能最终获得有效数据。第二种是在高速数据采集同时进行数据累加处理，为此设计了较复杂的结构和流程，完成累加后，能输出各点累加数据，这种方式虽为一种并行处理方式，并且也设计了较复杂的结构和流程，但是也存在额外时间开销，如狀1初始化清零、数据延迟对齐等，必然需要一些延迟才能最终获得有效数据。于上二种高速数据采集累加器产生的延迟将影响013系统响应时间，并影响空间分辨率指标提高。
【发明内容】
[0004]目的:为了克服现有技术中存在的不足，本发明提供一种高速低延迟数据采集累加器及其运行方法。
[0005]技术方案:为解决上述技术问题，本发明采用的技术方案为:
一种高速低延迟数据采集累加器，包括高速数据输入模块和大规模现场可编程门阵列模块，所述高速数据输入模块包括模数转换模块，用于将需要处理的模拟信号转化为数字信号；所述大规模现场可编程门阵列模块由寄存器单元、累加器单元、数据选择单元、双口狀1单元、控制单元和单元组成；
所述寄存器单元包括:第一寄存器单元和第二寄存器单元；
所述寄存器单元用于缓存数据；所述第一寄存器单元与所述高速数据输入模块、累加器单元和控制单元相连，用于把高速数据输入模块的输出数据传给累加器单元；所述第二寄存器单元与数据选择单元、双口单元和控制单元相连，用于把数据选择单元的输出数据传给双口单元；
所述累加器单元与第一寄存器单元、数据选择单元和双口狀1单元相连，用于把第一寄存器单元输出数据和双口单元输出数据进行累加，并将累加输出送入所述数据选择单元中；
所述数据选择单元与累加器单元、第二寄存器单元、？1？0单元和控制单元相连，用于选择累加器单元的累加输出或者数值0存入第二寄存器单元中，选择累加器单元的累加输出或者数值0存入单元中；
所述双口单元与第二寄存器单元、累加器单元和控制单元相连，用于实现数据同时读写功能，读出数据送入所述累加器单元和将第二寄存器单元数据写入双口的相应单元中；
所述控制单元与第一寄存器单元、数据选择单元、第二寄存器单元、双口单元和单元相连，用于向第一寄存器单元、数据选择单元、第二寄存器单元、双口狀1单元和？1？0单元提供同步读写时序控制，向双口麵单元提供读地址和写地址；
所述？1？0单元与数据选择单元和控制单元相连，用于将数据选择单元输出数据写入中。
[0006]一种高速低延迟数据采集累加器运行方法，包括如下步骤:
步骤一:高速数据输入模块的输出数据在控制单元控制下，经过第一寄存器单元后到达累加器单元；
步骤二:与步骤一同时进行，控制单元控制双口狀1单元的数据输出到达累加器单元；步骤三:与步骤一同时进行，控制单元控制累加器单元的累加输出(即上一节拍累加结果)和数值0经过数据选择单元选择后存入第二寄存器单元中，累加器单元的累加输出(即上一节拍累加结果)和数值0经过数据选择单元选择后存入单元中；
步骤四:与步骤一同时进行，控制单元控制将第二寄存器单元数据(即上上一节拍累加结果)写入双口单元的相应单元中；
步骤五:与步骤一同时进行，控制单元控制输出后，读地址和写地址变化，准备下一节拍地址；
经过一次所述步骤一至五，完成一点数据的一次采集、累加及累加结果的存储；经过~次上述步骤完成~点数据的一次采集、累加及累加结果的存储；重复上述过程1遍完成~点数据的1次采集、累加及累加结果的存储；在第1遍过程开始后各点累加数据可以通过？1？0同步输出。
[0007]有益效果:本发明提供的一种高速低延迟数据采集累加器及其运行方法，利用了大规模现场可编程门阵列内部丰富的资源以及其高速并行处理的能力，处理速度非常快，能实现高速数据采集和大量数据累加处理功能并行运行，同步输出累加数据，具有较低的延迟，能提闻0X8系统响应时间，并利于空间分辨率指标提闻。
【专利附图】
【附图说明】
[0008]图1为本发明的结构示意图。
【具体实施方式】
[0009]下面结合附图对本发明作更进一步的说明。
[0010]如图1所示，一种高速低延迟数据采集累加器，包括高速数据输入模块1和大规模现场可编程门阵列模块2，所述高速数据输入模块1包括模数转换模块，用于将需要处理的模拟信号转化为数字信号；所述大规模现场可编程门阵列模块2由寄存器单元、累加器单元22、数据选择单元23、双口狀1单元25、控制单元26和？1？0单元27组成；
所述寄存器单元包括:第一寄存器单元21和第二寄存器单元24 ；
所述寄存器单元用于缓存数据；所述第一寄存器单元21与所述高速数据输入模块1、累加器单元22和控制单元26相连，用于把高速数据输入模块1的输出数据传给累加器单元22 ；所述第二寄存器单元24与数据选择单元23、双口狀1单元25和控制单元26相连，用于把数据选择单元23的输出数据传给双口麵单元25 ；
所述累加器单元22与第一寄存器单元21、数据选择单元23和双口狀1单元25相连，用于把第一寄存器单元21输出数据和双口单元25输出数据进行累加，并将累加输出送入所述数据选择单元23中；
所述数据选择单元23与累加器单元22、第二寄存器单元24、？1？0单元27和控制单元26相连，用于选择累加器单元22的累加输出或者数值0存入第二寄存器单元24中，选择累加器单元22的累加输出或者数值0存入单元27中；
所述双口狀1单元25与第二寄存器单元24、累加器单元22和控制单元26相连，用于实现数据同时读写功能，读出数据送入所述累加器单元23和将第二寄存器单元24数据写入双口的相应单元中；
所述控制单元26与第一寄存器单元24、数据选择单元23、第二寄存器单元24、双口狀1单元25和单元27相连，用于向第一寄存器单元21、数据选择单元23、第二寄存器单元24、双口狀1单元25和？1？0单元27提供同步读写时序控制，向双口狀1单元25提供读地址和写地址；
所述单元27与数据选择单元23和控制单元26相连，用于将数据选择单元23输出数据写入？1？0中。
[0011]一种高速低延迟数据采集累加器运行方法，包括如下步骤:
步骤一:高速数据输入模块的输出数据在控制单元控制下，经过第一寄存器单元后到达累加器单元；
步骤二:与步骤一同时进行，控制单元控制双口狀1单元的数据输出到达累加器单元；步骤三:与步骤一同时进行，控制单元控制累加器单元的累加输出(即上一节拍累加结果)和数值0经过数据选择单元选择后存入第二寄存器单元中，累加器单元的累加输出(即上一节拍累加结果)和数值0经过数据选择单元选择后存入单元中；
步骤四:与步骤一同时进行，控制单元控制将第二寄存器单元数据(即上上一节拍累加结果)写入双口单元的相应单元中；
步骤五:与步骤一同时进行，控制单元控制输出后，读地址和写地址变化，准备下一节拍地址；
经过一次所述步骤一至五，完成一点数据的一次采集、累加及累加结果的存储；经过~次上述步骤完成~点数据的一次采集、累加及累加结果的存储；重复上述过程1遍完成~点数据的1次采集、累加及累加结果的存储；在第1遍过程开始后各点累加数据可以通过？1？0同步输出。
[0012]于上所述仅是本发明的优选实施方式，应当指出:对于本【技术领域】的普通技术人员来说，在不脱离本发明原理的前提下，还可于做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种高速低延迟数据采集累加器，包括高速数据输入模块和大规模现场可编程门阵列模块，其特征在于:所述高速数据输入模块包括模数转换模块，用于将需要处理的模拟信号转化为数字信号；所述大规模现场可编程门阵列模块由寄存器单元、累加器单元、数据选择单元、双口 RAM单元、控制单元和FIFO单元组成； 所述寄存器单元包括:第一寄存器单元和第二寄存器单元； 所述寄存器单元用于缓存数据；所述第一寄存器单元与所述高速数据输入模块、累加器单元和控制单元相连，用于把高速数据输入模块的输出数据传给累加器单元；所述第二寄存器单元与数据选择单元、双口 RAM单元和控制单元相连，用于把数据选择单元的输出数据传给双口 RAM单元； 所述累加器单元与第一寄存器单元、数据选择单元和双口 RAM单元相连，用于把第一寄存器单元输出数据和双口 RAM单元输出数据进行累加，并将累加输出送入所述数据选择单元中； 所述数据选择单元与累加器单元、第二寄存器单元、FIFO单元和控制单元相连，用于选择累加器单元的累加输出或者数值O存入第二寄存器单元中，选择累加器单元的累加输出或者数值O存入FIFO单元中； 所述双口 RAM单元与第二寄存器单元、累加器单元和控制单元相连，用于实现数据同时读写功能，读出数据送入所述累加器单元和将第二寄存器单元数据写入双口 RAM的相应单元中； 所述控制单元与第一寄存器单元、数据选择单元、第二寄存器单元、双口 RAM单元和FIFO单元相连，用于向第一寄存器单元、数据选择单元、第二寄存器单元、双口 RAM单元和FIFO单元提供同步读写时序控制，向双口 RAM单元提供读地址和写地址； 所述FIFO单元与数据选择单元和控制单元相连，用于将数据选择单元输出数据写入FIFO 中。
2.一种高速低延迟数据采集累加器运行方法，其特征在于:包括如下步骤: 步骤一:高速数据输入模块的输出数据在控制单元控制下，经过第一寄存器单元后到达累加器单元； 步骤二:与步骤一同时进行，控制单元控制双口 RAM单元的数据输出到达累加器单元； 步骤三:与步骤一同时进行，控制单元控制累加器单元的累加输出和数值O经过数据选择单元选择后存入第二寄存器单元中，累加器单元的累加输出和数值O经过数据选择单元选择后存入FIFO单元中； 步骤四:与步骤一同时进行，控制单元控制将第二寄存器单元数据写入双口 RAM单元的相应单元中； 步骤五:与步骤一同时进行，控制单元控制输出后，读地址和写地址变化，准备下一节拍地址； 经过一次所述步骤一至五，完成一点数据的一次采集、累加及累加结果的存储；经过N次上述步骤完成N点数据的一次采集、累加及累加结果的存储；重复上述过程M遍完成N点数据的M次采集、累加及累加结果的存储；在第M遍过程开始后各点累加数据可以通过FIFO同步输出。
【文档编号】G06F7/50GK104360831SQ201410585359
【公开日】2015年2月18日 申请日期:2014年10月28日 优先权日:2014年10月28日
【发明者】曹胜华, 徐晓乐, 张建涛 申请人:南京河海南自水电自动化有限公司