量子线路的处理方法、装置、存储介质和电子装置与流程

本发明涉及通信领域，具体而言，涉及一种量子线路的处理方法、装置、存储介质和电子装置。

背景技术：

量子芯片的指令集是量子芯片或量子比特所支持的量子操作的集合。其中包含量子比特所支持的单量子比特逻辑门的集合，两比特量子逻辑门的集合，量子芯片上量子比特的连接信息。

在实际的量子编程中，量子逻辑门的表示往往是高度参数化的，这意味着，类似的量子逻辑门有可能不属于该量子比特所支持的指令集。相关技术中可以实现分解任意单比特逻辑门到h,s,t门构成的集合中。但并不能分解两比特门的方案或其它更复杂(大于2量子比特)量子逻辑门的方案。并不能实现对量子线路的两比特逻辑门转换。

针对上述的问题，目前尚未提出有效的解决方案。

技术实现要素：

本发明实施例提供了一种量子线路的处理方法、装置、存储介质和电子装置，以至少解决相关技术中不能实现对量子线路的两比特逻辑门进行转换的技术问题。

根据本发明实施例的一个方面，提供了一种量子线路的处理方法，包括：在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将所述双量子逻辑门的控制比特存储到预设变量中；将所述预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；输出目标量子线路，其中，所述目标量子线路中包括控制比特数小于1的所述量子逻辑门，并且所述目标量子线路支持量子芯片指令集。

可选地，将所述双量子逻辑门的控制比特存储到所述预设变量中之前，所述方法还包括：转换所述待转换量子线路中的量子逻辑门，其中，转换后的量子逻辑门包括双量子逻辑门和单量子逻辑门。

可选地，转换所述待转换量子线路中的量子逻辑门包括：在所述量子逻辑门的形式大于所述双量子逻辑门的形式的情况下，将所述量子逻辑门的形式分解为所述双量子逻辑门和所述单量子逻辑门组合的形式。

可选地，将所述预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门，包括：遍历所述预设变量中控制比特数大于1或者等于1的双量子逻辑门；利用预设分解算法分解所述预设变量中控制比特数大于1的双量子逻辑门，得到控制比特数小于1的量子逻辑门。

可选地，所述量子逻辑门包括：操作矩阵，控制比特，转置共轭标记。

可选地，所述量子芯片指令集包括：量子芯片的连接图，所述量子芯片连接图中与每个顶点所支持的单比特操作；所述量子芯片连接图中每个边所支持的双比特操作。

根据本发明的另一个实施例，还提供一种量子线路的处理装置，包括：存储模块，用于在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将所述双量子逻辑门的控制比特存储到预设变量中；分解模块，用于将所述预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；输出模块，用于输出目标量子线路，其中，所述目标量子线路中包括控制比特数小于1的所述量子逻辑门，并且所述目标量子线路支持量子芯片指令集。

可选地，所述装置还包括：转换模块，用于将所述双量子逻辑门的控制比特存储到所述预设变量中之前，转换所述待转换量子线路中的量子逻辑门，其中，转换后的量子逻辑门包括双量子逻辑门和单量子逻辑门。

可选地，所述转换模块包括：第一分解单元，用于在所述量子逻辑门的形式大于所述双量子逻辑门的形式的情况下，将所述量子逻辑门的形式分解为所述双量子逻辑门和所述单量子逻辑门组合的形式。

可选地，所述分解模块包括：遍历单元，用于遍历所述预设变量中控制比特数大于1或者等于1的双量子逻辑门；第二分解单元，用于利用预设分解算法分解所述预设变量中控制比特数大于1的双量子逻辑门，得到控制比特数小于1的量子逻辑门。

根据本发明的另一个实施例，还提供一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述中的方法。

根据本发明的另一个实施例，还提供一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述中的方法。

在本发明实施例中，采用在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。达到了将量子线路中所有不支持量子芯片指令集中的量子逻辑门转换为量子芯片指令集中所支持的量子逻辑门的目的，从而实现了将量子线路适配到任意的量子芯片指令集的技术效果，进而解决了相关技术中不能实现对量子线路的两比特逻辑门进行转换的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是本发明实施例的一种量子线路的处理方法的移动终端的硬件结构框图；

图2是根据本发明实施例提供的量子线路的处理方法的流程示意图；

图3是本实施例的算法流程图；

图4是根据本发明实施例提供的量子线路的处理装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本发明实施例，提供了一种量子线路的处理方法的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本发明实施例所提供的方法实施例可以在移动终端、计算机终端或者类似的运算装置中执行。以运行在移动终端上为例，图1是本发明实施例的一种量子线路的处理方法的移动终端的硬件结构框图。如图1所示，移动终端10可以包括一个或多个(图1中仅示出一个)处理器102(处理器102可以包括但不限于微处理器mcu或可编程逻辑器件fpga等的处理装置)和用于存储数据的存储器104，可选地，上述移动终端还可以包括用于通信功能的传输设备106以及输入输出设备108。本领域普通技术人员可以理解，图1所示的结构仅为示意，其并不对上述移动终端的结构造成限定。例如，移动终端10还可包括比图1中所示更多或者更少的组件，或者具有与图1所示不同的配置。

存储器104可用于存储计算机程序，例如，应用软件的软件程序以及模块，如本发明实施例中的量子线路的处理方法对应的计算机程序，处理器102通过运行存储在存储器104内的计算机程序，从而执行各种功能应用以及数据处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至移动终端10。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括移动终端10的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(networkinterfacecontroller，简称为nic)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(radiofrequency，简称为rf)模块，其用于通过无线方式与互联网进行通讯。

图2是根据本发明实施例提供的量子线路的处理方法的流程示意图，如图2所示，该方法包括如下步骤：

步骤s202，在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；

步骤s204，将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；

步骤s206，输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。

通过上述步骤，采用在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。达到了将量子线路中所有不支持量子芯片指令集中的量子逻辑门转换为量子芯片指令集中所支持的量子逻辑门的目的，从而实现了将量子线路适配到任意的量子芯片指令集的技术效果，进而解决了相关技术中不能实现对量子线路的两比特逻辑门进行转换的技术问题。

需要说明的是，上述中的执行主体可以是计算机程序，但不限于此。

在本实施例中，待转换量子线路中包括不支持量子芯片指令集的量子逻辑门，即包括两比特逻辑门或者是大于两比特的逻辑门。本实施例的表现形式是一段计算机程序，包括输入的待转化的量子线路和量子芯片指令集，输出的是转化后的量子线路(即目标量子线路)，包括1个或多个按顺序排列的量子逻辑门。

可选地，输入的待转化的量子线路以及目标量子线路的表现形式可以是一个链表，数组，js对象简谱(javascriptobjectnotation，简称为json)字符串等等。此外，量子线路是由量子逻辑门组成的，其中每一个量子逻辑门包含三个信息：操作矩阵，控制比特，转置共轭标记。

可选地，本实施例在将双量子逻辑门的控制比特存储到预设变量中之前，还包括转换待转换量子线路中的量子逻辑门，其中，转换后的量子逻辑门包括双量子逻辑门和单量子逻辑门。在量子逻辑门的形式大于双量子逻辑门的形式的情况下，将量子逻辑门的形式分解为双量子逻辑门和单量子逻辑门组合的形式。例如，操作矩阵假定以最多4×4的形式给出，若大于4×4的矩阵，对每一个这样的矩阵，预先执行分解算法，将它分解到最多4×4的矩阵。分解算法可以根据“任意矩阵可以分成2×2的矩阵和4×4的矩阵组合”的公知技术进行设置，由于任意矩阵可以分成2×2的矩阵和4×4的矩阵组合，因此构造4×4矩阵，完全是可以通过2×2和4×4的矩阵构造(实际就是控制非门(controllednotgate，简称为cnot)门与单比特量子门是通用门，任意门都可以转化成这两类门的组合)。

本实施例中的预设变量可以是自定义的controlqubitvec向量，用来指明控制量子比特向量，也可以是其他的向量。

可选地，通过以下方式将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门：遍历预设变量中控制比特数大于1或者等于1的双量子逻辑门；利用预设分解算法分解预设变量中控制比特数大于1的双量子逻辑门，得到控制比特数小于1的量子逻辑门。控制比特数大于1的双量子逻辑门是指所有操作矩阵不是c-u的逻辑门，控制比特数小于1的量子逻辑门是c-u的量子逻辑门和/或单量子比特门。遍历所有操作矩阵为4×4的逻辑门，将所有操作矩阵不是c-u的逻辑门，转化为c-u的量子逻辑门和单量子比特门的组合。具体的，将所有操作矩阵不是c-u(控制酉变换，控制u门，例如cnot是控制not门，cz是控制z门)的逻辑门，转化为c-u的量子逻辑门和单量子比特门的组合，其中，转化算法是公知技术，在此不做过多描述，在这一步过后，所有的4×4的量子逻辑门都是c-u类型操作。遍历所有controlqubitvec.size()>1的逻辑门，执行“多比特控制门分解算法”，将逻辑门替换为controlqubitvec.size()<＝1的逻辑门表示的量子线路(这里实际就是转换成了通用量子逻辑门的形式了)。然后，遍历所有controlqubitvec.size()＝＝1的逻辑门。其中：多比特控制门分解算法为现有技术，可以起到减少量子逻辑门的复杂度的效果。本实施例所述的分解预设变量中控制比特数大于1的双量子逻辑门的分解算法和多比特控制门分解算法思想均可以根据michael.a.nielsen的《量子计算与量子信息》第四章内容结合计算机代码实现，故在此不做过多描述。

可选地，量子芯片指令集包括：量子芯片的连接图，量子芯片连接图中与每个顶点所支持的单比特操作；量子芯片连接图中每个边所支持的双比特操作。

量子线路中量子逻辑门不仅可以包含单比特门，还可以包含两比特门、多比特门。每个量子逻辑门还可以具有多个控制比特，以及转置共轭标记。生成的量子线路，是根据输入的量子芯片指令集进行适配的，其中每个量子逻辑门都是指令集中包含的元素，所以可以在芯片上进行运行。

下面结合一个优选实施例对本发明进行详细说明：

本实施例的主要目的是将量子线路中，所有不支持量子芯片指令集中的量子逻辑门转换为量子芯片指令集中所支持的量子逻辑门。

图3是本实施例的算法流程图，具体包括以下步骤：

s301：算法开始，其表现形式是一段计算机程序(量子程序)。

s302：量子程序具有的输入是【1.待转化的量子线路2.量子芯片指令集】，它具有的输出是【转化后的量子线路(1个或多个按顺序排列的量子逻辑门)】。

输入的量子线路具有的表现形式可以是一个链表，数组，json字符串等等。该程序的输出为同样表现形式的量子线路。量子线路是由量子逻辑门组成的，其中每一个量子逻辑门包含三个信息：操作矩阵，控制比特，转置共轭标记。

s303：操作矩阵假定以最多4×4的形式给出，若大于4×4的矩阵，对每一个这样的矩阵，预先执行分解算法，将它分解到最多4×4的矩阵。分解算法可以根据“任意矩阵可以分成2×2的矩阵和4×4的矩阵组合”的公知技术进行设置，由于任意矩阵可以分成2×2的矩阵和4×4的矩阵组合，因此构造4×4矩阵，完全是可以通过2×2和4×4的矩阵构造(实际就是cnot门与单比特量子门是通用门，任意门都可以转化成这两类门的组合)。

s304-s305：遍历所有操作矩阵为4×4的逻辑门，将所有操作矩阵不是c-u(控制酉变换，控制u门，例如cnot是控制not门，cz是控制z门)的逻辑门，转化为c-u的量子逻辑门和单量子比特门的组合。在这一步过后，所有的4×4的量子逻辑门都是c-u类型操作。

s306-s308：对所有4×4的逻辑门，将c-u操作中的控制比特移动到controlqubitvec中(若不存在，则建立一个controlqubitvec)，将c-u操作中的u(被控制执行的矩阵)矩阵作为新的操作矩阵。该步结束后，所有的量子逻辑门的操作矩阵都为2×2的。

s309-s310：遍历所有controlqubitvec.size()>1的逻辑门，执行“多比特控制门分解算法”，将逻辑门替换为controlqubitvec.size()<＝1的逻辑门表示的量子线路(这里实际就是转换成了通用量子逻辑门的形式了)。

s311：遍历所有controlqubitvec.size()＝＝1的逻辑门，参考专利201811082315.x，申请日2018年09月17日，名称：两量子比特逻辑门的处理方法及装置，将逻辑门和量子指令集作为输入，执行参考专利201811082315.x图4中所示的算法，用每个输出的量子线路替换该单比特门。这里逻辑门的操作矩阵为2×2矩阵，并且包含一个控制比特，因此整体为两比特操作。可以利用该专利的方案，直接转换为指令集中的两比特门，并且这里的两比特门表示为4×4矩阵。这一步结束后，controlqubitvec.size()＝＝0必定为真，操作矩阵包含4×4和2×2的形式，并且，所有的4×4的操作矩阵，一定是满足量子指令集的两比特操作。

s312：将量子线路输入到优化算法中，可以得到一种较为优化的表示。可以优化生成的量子线路，减少最终量子线路中的逻辑门。

s313-s314：输出量子线路，算法结束。

由上述可知，本实施例可以将任意的量子线路，适配到任意的量子芯片指令集上。

需要说明的是，上述步骤的执行主体可以是上述图1所示的终端，但并不限于此。

本发明实施例还提供了一种量子线路的处理装置，图4是根据本发明实施例提供的量子线路的处理装置的结构示意图，如图4所示，该装置包括：

存储模块42，用于在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；

分解模块44，用于将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；

输出模块46，用于输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。

通过上述装置，采用在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。达到了将量子线路中所有不支持量子芯片指令集中的量子逻辑门转换为量子芯片指令集中所支持的量子逻辑门的目的，从而实现了将量子线路适配到任意的量子芯片指令集的技术效果，进而解决了相关技术中不能实现对量子线路的两比特逻辑门进行转换的技术问题。

在一个可选的实施例中，上述装置还包括转换模块，用于将双量子逻辑门的控制比特存储到预设变量中之前，转换待转换量子线路中的量子逻辑门，其中，转换后的量子逻辑门包括双量子逻辑门和单量子逻辑门。转换模块包括：第一分解单元，用于在量子逻辑门的形式大于双量子逻辑门的形式的情况下，将量子逻辑门的形式分解为双量子逻辑门和单量子逻辑门组合的形式。

在一个可选的实施例中，分解模块包括：遍历单元，用于遍历预设变量中控制比特数大于1或者等于1的双量子逻辑门；第二分解单元，用于利用预设分解算法分解预设变量中控制比特数大于1的双量子逻辑门，得到控制比特数小于1的量子逻辑门。

在本实施例中，待转换量子线路中包括不支持量子芯片指令集的量子逻辑门，即包括两比特逻辑门或者是大于两比特的逻辑门。本实施例的表现形式是一段计算机程序，包括输入的待转化的量子线路和量子芯片指令集，输出的是转化后的量子线路(即目标量子线路)，包括1个或多个按顺序排列的量子逻辑门。

可选地，输入的待转化的量子线路以及目标量子线路的表现形式可以是一个链表，数组，js对象简谱(javascriptobjectnotation，简称为json)字符串等等。此外，量子线路是由量子逻辑门组成的，其中每一个量子逻辑门包含三个信息：操作矩阵，控制比特，转置共轭标记。

可选地，本实施例在将双量子逻辑门的控制比特存储到预设变量中之前，还包括转换待转换量子线路中的量子逻辑门，其中，转换后的量子逻辑门包括双量子逻辑门和单量子逻辑门。在量子逻辑门的形式大于双量子逻辑门的形式的情况下，将量子逻辑门的形式分解为双量子逻辑门和单量子逻辑门组合的形式。例如，操作矩阵假定以最多4×4的形式给出，若大于4×4的矩阵，对每一个这样的矩阵，预先执行分解算法，将它分解到最多4×4的矩阵。分解算法可以根据“任意矩阵可以分成2×2的矩阵和4×4的矩阵组合”的公知技术进行设置，由于任意矩阵可以分成2×2的矩阵和4×4的矩阵组合，因此构造4×4矩阵，完全是可以通过2×2和4×4的矩阵构造(实际就是cnot门与单比特量子门是通用门，任意门都可以转化成这两类门的组合)。

本实施例中的预设变量可以是自定义的controlqubitvec向量，用来指明控制量子比特向量，也可以是其他的向量。

可选地，通过以下方式将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门：遍历预设变量中控制比特数大于1或者等于1的双量子逻辑门；利用预设分解算法分解预设变量中控制比特数大于1的双量子逻辑门，得到控制比特数小于1的量子逻辑门。例如：遍历所有操作矩阵为4×4的逻辑门，将所有操作矩阵不是c-u的逻辑门，转化为c-u的量子逻辑门和单量子比特门的组合。在这一步过后，所有的4×4的量子逻辑门都是c-u类型操作。遍历所有controlqubitvec.size()>1的逻辑门，执行“多比特控制门分解算法”，将逻辑门替换为controlqubitvec.size()<＝1的逻辑门表示的量子线路(这里实际就是转换成了通用量子逻辑门的形式了)。然后，遍历所有controlqubitvec.size()＝＝1的逻辑门。

可选地，量子芯片指令集包括：量子芯片的连接图，量子芯片连接图中与每个顶点所支持的单比特操作；量子芯片连接图中每个边所支持的双比特操作。

量子线路中量子逻辑门不仅可以包含单比特门，还可以包含两比特门、多比特门。每个量子逻辑门还可以具有多个控制比特，以及转置共轭标记。生成的量子线路，是根据输入的量子芯片指令集进行适配的，其中每个量子逻辑门都是指令集中包含的元素，所以可以在芯片上进行运行。

需要说明的是，上述装置可以位于上述图1所示的终端中，但并不限于此。

本发明的实施例还提供了一种存储介质，该存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的计算机程序：

s1，在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；

s2，将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；

s3，输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。

可选地，在本实施例中，上述存储介质可以包括但不限于：u盘、只读存储器(read-onlymemory，简称为rom)、随机存取存储器(randomaccessmemory，简称为ram)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本发明的实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

s1，在待转换量子线路中的双量子逻辑门的操作受到单量子逻辑门控制的情况下，将双量子逻辑门的控制比特存储到预设变量中；

s2，将预设变量中控制比特数大于或者等于1的双量子逻辑门进行分解，得到控制比特数小于1的量子逻辑门；

s3，输出目标量子线路，其中，目标量子线路中包括控制比特数小于1的量子逻辑门，并且目标量子线路支持量子芯片指令集。

可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。