可重构地址重映射低功耗多功能定时器的制作方法

本发明属于定时器技术领域，具体涉及一种可重构地址重映射低功耗多功能定时器可重构地址重映射低功耗多功能定时器。

背景技术：

定时器按照定时器位宽通常分为8位定时器，16位定时器，32位定时器。按照功能区分定时器有如下几种：

1)基本定时器，只有基本定时与计数功能，可以实现系统定时与外部脉冲计数功能。

2)通用定时器，包含基本定时器功能，还可以实现可调制脉冲输出(pwm)与外部脉冲捕获功能，用于脉冲调制输出与外部脉冲宽度测量。

3)高级定时器，在通用定时器的基础上增加更多的附加功能，如互补输出，输出急停控制等功能。

4)低功耗定时器，在系统时钟不存在时仍然可以计数或定时。

一个系统中具有多个类型定时器，使用起来不方便，全部放置高级定时器浪费芯片面积，增加芯片功耗。

授权公告号为：cn101833535b，主题名称为一种用于可重构星载计算机的具有抗辐射功能的有限状态机的发明专利，其技术方案公开了“包括fpga电路(1)、计数器电路(2)和定时器电路(3)，所述fpga电路(1)中的fpga芯片中包括选择器(1-1)、寄存器(1-2)、汉明码校验电路(1-3)、开关电路(1-4)和片内双端口ram(1-5)，所述片内双端口ram(1-5)具有一个只读端口和一个只写端口；所述定时器电路(3)，用于周期性产生定时触发信号，并将所述触发信号同时发送给计数器电路(2)、选择器(1-1)和开关电路(1-4)；所述计数器电路(2)，用于在接收到的触发信号的触发下，产生从0开始由小到大的遍历计数信号，并将所述遍历计数信号输出给选择器(1-1)；所述选择器(1-1)，用于在接收到的触发信号的控制下，选择输入的遍历计数信号或者叠加信号作为地址索引信息同时输出给片内双端口ram(1-5)的只读端口的地址总线和寄存器(1-2)；其中叠加信号为有限状态机输入信息和汉明码校验电路(1-3)输出的状态信息的叠加信号；所述寄存器(1-2)，用于将接收到的地址索引信息缓存后，在下一个时钟周期输出给片内双端口ram(1-5)的只写端口的地址总线；所述片内双端口ram(1-5)，用于存储汉明码编码数据，还用于根据只读端口的地址总线输入的地址索引信息输出相应的汉明码编码数据给汉明码校验电路(1-3)；所述汉明码校验电路(1-3)，用于对输入的汉明码编码数据进行检错并修正，并将修正后的数据输出给片内双端口ram(1-5)的只读端口的数据总线，同时还将修正后的数据中的状态信息输出给选择器(1-1)，将修正后的数据中的输出信息作为输出数据输出给开关电路(1-4)；所述开关电路(1-4)，用于在接收到的触发信号的控制下，断开或闭合”。

以上述发明专利为例，其虽然提及重构和定时器，但是其所解决的技术问题是：重构星载计算机利用处理器和专用电路共同进行计算。因此，针对上述问题，予以进一步改进。

技术实现要素：

本发明的主要目的在于提供可重构地址重映射低功耗多功能定时器，其只需要集成一种类型的定时器，这种定时器可以作为1个高级定时器或者几个基本定时器，基本定时器的模块时钟可以单独控制、地址分别映射、寄存器逻辑功能共用。

本发明另一目的在于提供可重构地址重映射低功耗多功能定时器，其使用带有地址重映射功能的定时器，可以充分利用芯片资源，1个通用定时器可以作为多个16位或32位基本定时器使用，作为基本定时器功能时可以根据使用基本定期器的数目单独控制不使用模块寄存器的时钟关闭，降低系统功耗。

为达到以上目的，本发明提供一种可重构地址重映射低功耗多功能定时器，用于将定时器和寄存器复用并且寄存器重新映射，包括：

16位基本定时器，所述16位基本定时器包括16位重载寄存器(arr16)和16位计数器(counter16)，所述16位重载寄存器和所述16位计数器电性连接并且所述16位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述16位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述16位计数器的输出端连接定时器溢出输出端(out)；

4个16位基本定时器重构成2个32位基本定时器或1个32位带有2路比较捕获的通用定时器或1个16位带有6路比较捕获的通用定时器。

作为上述技术方案的进一步优选的技术方案，4个16位基本定时器重构成2个32位基本定时器，32位基本定时器包括32位重载寄存器(arr32)和32位计数器(counter32)，所述32位重载寄存器和所述32位计数器电性连接并且所述32位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述32位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述32位计数器的输出端连接定时器溢出输出端(out)。

作为上述技术方案的进一步优选的技术方案，4个16位基本定时器重构成1个32位带有2路比较捕获的通用定时器，32位带有2路比较捕获的通用定时器包括32位重载寄存器(arr32)和32位计数器(counter32)，所述32位重载寄存器和所述32位计数器电性连接并且所述32位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述32位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述32位计数器的输出端连接定时器溢出输出端(out)；

32位带有2路比较捕获的通用定时器还包括第一比较捕获路ch1和第二比较捕获路ch2，所述第一比较捕获路包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，32位)，所述第二比较捕获路包括相同的边缘检测模块(edgedet)和比较捕获模块(capture/compare，32位)。

作为上述技术方案的进一步优选的技术方案，16位带有6路比较捕获的通用定时器包括16位重载寄存器(arr16)和16位计数器(counter16)，所述16位重载寄存器和所述16位计数器电性连接并且所述16位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux1的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述16位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述16位计数器的输出端连接定时器溢出输出端(out)；

16位带有6路比较捕获的通用定时器还包括第一比较捕获路ch1、第二比较捕获路ch2、第三比较捕获路ch3、第四比较捕获路ch4、第五比较捕获路ch5和第六比较捕获路ch6。

作为上述技术方案的进一步优选的技术方案，所述第一比较捕获路ch1包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位),所述第二比较捕获路ch2包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第三比较捕获路ch3包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第四比较捕获路ch4包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第五比较捕获路ch5包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第六比较捕获路ch6包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)。

附图说明

图1是本发明的可重构地址重映射低功耗多功能定时器的16位基本定时器结构示意图。

图2是本发明的可重构地址重映射低功耗多功能定时器的32位基本定时器结构示意图。

图3是本发明的可重构地址重映射低功耗多功能定时器的32位带有2路比较捕获的通用定时器结构示意图。

图4是本发明的可重构地址重映射低功耗多功能定时器的16位带有6路比较捕获的通用定时器结构示意图。

具体实施方式

以下描述用于揭露本发明以使本领域技术人员能够实现本发明。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。

参见附图的图1，图1是本发明的可重构地址重映射低功耗多功能定时器的16位基本定时器结构示意图，图2是本发明的可重构地址重映射低功耗多功能定时器的32位基本定时器结构示意图，图3是本发明的可重构地址重映射低功耗多功能定时器的32位带有2路比较捕获的通用定时器结构示意图，图4是本发明的可重构地址重映射低功耗多功能定时器的16位带有6路比较捕获的通用定时器结构示意图。

在本发明的优选实施例中，本领域技术人员应注意，本发明所涉及的边缘检测模块、定时器溢出输出端out等可被视为现有技术。

优选实施例。

本发明公开了一种可重构地址重映射低功耗多功能定时器，用于将定时器和寄存器复用并且寄存器重新映射，包括：

16位基本定时器，所述16位基本定时器包括16位重载寄存器(arr16)和16位计数器(counter16)，所述16位重载寄存器和所述16位计数器电性连接并且所述16位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述16位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述16位计数器的输出端连接定时器溢出输出端(out)；

4个16位基本定时器重构成2个32位基本定时器或1个32位带有2路比较捕获的通用定时器或1个16位带有6路比较捕获的通用定时器。

具体的是，4个16位基本定时器重构成2个32位基本定时器，32位基本定时器包括32位重载寄存器(arr32)和32位计数器(counter32)，所述32位重载寄存器和所述32位计数器电性连接并且所述32位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述32位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述32位计数器的输出端连接定时器溢出输出端(out)。

更具体的是，4个16位基本定时器重构成1个32位带有2路比较捕获的通用定时器，32位带有2路比较捕获的通用定时器包括32位重载寄存器(arr32)和32位计数器(counter32)，所述32位重载寄存器和所述32位计数器电性连接并且所述32位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux2的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述32位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述32位计数器的输出端连接定时器溢出输出端(out)；

32位带有2路比较捕获的通用定时器还包括第一比较捕获路ch1和第二比较捕获路ch2，所述第一比较捕获路包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，32位)，所述第二比较捕获路包括相同的边缘检测模块(edgedet)和比较捕获模块(capture/compare，32位)。

进一步的是，4个16位基本定时器重构成1个16位带有6路比较捕获的通用定时器，16位带有6路比较捕获的通用定时器包括16位重载寄存器(arr16)和16位计数器(counter16)，所述16位重载寄存器和所述16位计数器电性连接并且所述16位计数器的一输入端(elk)到预分频器(prs)的输出端到预分频器(prs)的输入端到第一数据选择器mux1的输出端，所述第一数据选择器mux1的一输入端到系统时钟(pclk)并且所述第一数据选择器mux1的另一输入端到第二数据选择器mux2的输出端，所述第二数据选择器mux1的一输入端接内部互联输入端(itr)并且所述第二数据选择器mux2的另一输入端依次连接边缘检测模块(edgedet)、输入滤波模块(flt)和外部输入端(etr)，所述16位计数器的另一输入端(trig)与所述第一数据选择器mux1和所述第二数据选择器mux2的共接端电性连接，所述16位计数器的输出端连接定时器溢出输出端(out)；

16位带有6路比较捕获的通用定时器还包括第一比较捕获路ch1、第二比较捕获路ch2、第三比较捕获路ch3、第四比较捕获路ch4、第五比较捕获路ch5和第六比较捕获路ch6。

优选的，所述第一比较捕获路ch1包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位),所述第二比较捕获路ch2包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第三比较捕获路ch3包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第四比较捕获路ch4包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第五比较捕获路ch5包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)，所述第六比较捕获路ch6包括边缘检测模块(edgedet)和比较捕获模块(capture/compare，16位)。

优选的，本发明的定时器的宽度不限于16位32位的长度；定时器组合的个数不限于4个，可以任意组合。

值得一提的是，本发明专利申请涉及的边缘检测模块、定时器溢出输出端out等技术特征应被视为现有技术，这些技术特征的具体结构、工作原理以及可能涉及到的控制方式、空间布置方式采用本领域的常规选择即可，不应被视为本发明专利的发明点所在，本发明专利不做进一步具体展开详述。

对于本领域的技术人员而言，依然可以对前述各实施例所记载的技术方案进行修改，或对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。