一种时延检测方法、装置及相关设备与流程

1.本技术涉及计算机技术领域，特别涉及一种时延检测方法，还涉及一种时延检测装置、设备及计算机可读存储介质。


背景技术：

2.目前，针对pcie(peripheral component interconnect express，一种高速串行计算机扩展总线标准)共同时钟设计的评估及检查，一般都是通过手动查找线长、整理线长，然后计算时延、整理报告。显然，该种实现方式更加依赖于人工经验，不仅耗时耗力，需要频繁重复作业，效率低下，而且检查结果的准确性无法得到有效保证。
3.因此，如何有效提高pcie共同时钟的时延检测效率，同时提高检测结果的准确性是本领域技术人员亟待解决的问题。


技术实现要素：

4.本技术的目的是提供一种时延检测方法，该时延检测方法可以有效提高pcie共同时钟的时延检测效率，同时提高检测结果的准确性；本技术的另一目的是提供一种时延检测装置、设备及计算机可读存储介质，均具有上述有益效果。
5.第一方面，本技术提供了一种时延检测方法，包括：
6.获取信号线信息和pcb叠层信息；
7.根据所述信号线信息和所述pcb叠层信息计算获得信号线长度；
8.根据所述信号线长度和信号传播速度计算获得信号时延；
9.利用传输时延公式对各所述信号时延进行计算，获得传输时延；
10.当所述传输时延未超出标准时延时，输出检测通过提示。
11.优选的，所述根据所述信号线信息和所述pcb叠层信息计算获得信号线长度，包括：
12.根据所述信号线信息确定对应信号线中各水平信号线片段在对应pcb层面上的坐标信息；
13.根据各所述坐标信息计算获得所述信号线中所有水平信号线片段的水平总长度；
14.根据所述pcb叠层信息计算获得所述信号线中所有垂直信号片段的垂直总长度；
15.根据所述水平总长度和所述垂直总长度计算获得所述信号线长度。
16.优选的，所述根据所述信号线长度和信号传播速度计算获得信号时延之前，还包括：
17.根据所述pcb叠层信息确定各pcb层面的介电常数；
18.根据光速与各所述介电常数计算获得对应信号线片段上的信号传播速度。
19.优选的，当被测pcb的数量大于1时，所述利用传输时延公式对各所述信号时延进行计算，获得传输时延之后，还包括：
20.统计所有所述被测pcb对应的传输时延；
21.统计各所述被测pcb之间的连接线缆和/或连接器的中间传输时延；
22.根据所有所述被测pcb对应的传输时延和各所述中间传输时延计算获得总传输时延。
23.优选的，所述统计各所述被测pcb之间的连接线缆和/或连接器的中间传输时延，包括：
24.获取各所述连接线缆和/或所述连接器的标识信息；
25.根据所述标识信息从预设数据库中查询获得对应连接线缆和/或连接器的中间传输时延。
26.优选的，所述时延检测方法还包括：
27.统计检测过程信息和检测结果信息；
28.根据所述检测过程信息和检测结果信息生成拓扑图；
29.将所述拓扑图发送至显示界面进行可视化展示。
30.优选的，所述时延检测方法还包括：
31.根据所述检测过程信息和所述检测结果信息生成检测报告；
32.对所述检测报告进行存档。
33.第二方面，本技术还公开了一种时延检测装置，包括：
34.信息获取模块，用于获取信号线信息和pcb叠层信息；
35.长度计算模块，用于根据所述信号线信息和所述pcb叠层信息计算获得信号线长度；
36.信号时延计算模块，用于根据所述信号线长度和信号传播速度计算获得信号时延；
37.传输时延计算模块，用于利用传输时延公式对各所述信号时延进行计算，获得传输时延；
38.检测结果输出模块，用于当所述传输时延未超出标准时延时，输出检测通过提示。
39.第三方面，本技术还公开了一种时延检测设备，包括：
40.存储器，用于存储计算机程序；
41.处理器，用于执行所述计算机程序时实现如上所述的任一种时延检测方法的步骤。
42.第四方面，本技术还公开了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的任一种时延检测方法的步骤。
43.本技术所提供的一种时延检测方法，包括获取信号线信息和pcb叠层信息；根据所述信号线信息和所述pcb叠层信息计算获得信号线长度；根据所述信号线长度和信号传播速度计算获得信号时延；利用传输时延公式对各所述信号时延进行计算，获得传输时延；当所述传输时延未超出标准时延时，输出检测通过提示。
44.可见，本技术所提供的时延检测方法，通过开发时延检测程序实现自动化时延检测，当需要对pcb(printed circuit board，印刷电路板)的pcie共同时钟时延进行检测时，获取其对应的信号线信息以及pcb叠层信息，以实现各信号线的信号时延检测，进而根据传输时延公式对各信号线的信号时延进行计算，获得pcie共同时钟时延，即上述传输时延，最
后，将其与标准时延进行对比，即可确定该pcb的pcie共同时钟时延是否合格。显然，该种实现方式可以实现pcie共同时钟时延的快速评估，极大地提高时延检测效率，同时提高检测结果的准确性。
45.本技术所提供的一种时延检测装置、设备及计算机可读存储介质，均具有上述有益效果，在此不再赘述。
附图说明
46.为了更清楚地说明现有技术和本技术实施例中的技术方案，下面将对现有技术和本技术实施例描述中需要使用的附图作简要的介绍。当然，下面有关本技术实施例的附图描述的仅仅是本技术中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本技术的保护范围。
47.图1为本技术所提供的一种时延检测方法的流程示意图；
48.图2为本技术所提供的一种pcie共同时钟拓扑图；
49.图3为本技术所提供的一种基于单pcb的pcie共同时钟时延检测的前端界面展示图；
50.图4为本技术所提供的一种多种clock方案时钟拓扑图；
51.图5为本技术所提供的一种基于多pcb的pcie共同时钟时延检测的前端界面展示图；
52.图6为本技术所提供的一种时延检测装置的结构示意图；
53.图7为本技术所提供的一种时延检测设备的结构示意图。
具体实施方式
54.本技术的核心是提供一种时延检测方法，该时延检测方法可以有效提高pcie共同时钟的时延检测效率，同时提高检测结果的准确性；本技术的另一核心是提供一种时延检测装置、设备及计算机可读存储介质，也具有上述有益效果。
55.为了对本技术实施例中的技术方案进行更加清楚、完整地描述，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
56.本技术实施例提供了一种时延检测方法。
57.请参考图1，图1为本技术所提供的一种时延检测方法的流程示意图，该时延检测方法可包括：
58.s101：获取信号线信息和pcb叠层信息；
59.本步骤旨在实现信号线信息和pcb叠层信息的获取。首先，需要说明的是，本技术所提供的时延检测方法旨在实现pcb中的pcie共同时钟时延检测，因此，上述信号线信息可以为需要检测的时钟回路中所包含的所有信号线(数量不唯一)的相关信息，pcb叠层信息即为被测pcb的叠层信息(pcb一般包括多个层面，如信号层、平面层)。
60.其中，上述信号线信息具体可以为信号线名称或信号线关键字或信号线id等，可
以由用户在前端页面上直接输入，以实现信号线信息的获取；上述pcb叠层信息可以包括被测pcb中每个层面的名称、各层面厚度、各层面的介电常数、各层面之间的厚度等相关信息，该信息可以直接基于被测pcb提取得到。
61.s102：根据信号线信息和pcb叠层信息计算获得信号线长度；
62.本步骤旨在实现信号线长度的计算，即根据信号线信息和pcb叠层信息计算获得该信号线长度，也就是说，可以根据信号线信息和pcb叠层信息确定被测时钟回路中各信号线在对应pcb上的部署情况，进而根据信号线部署情况实现各信号线长度的计算。
63.作为一种优选实施例，上述根据信号线信息和pcb叠层信息计算获得信号线长度，可以包括：根据信号线信息确定对应信号线中各水平信号线片段在对应pcb层面上的坐标信息；根据各坐标信息计算获得信号线中所有水平信号线片段的水平总长度；根据pcb叠层信息计算获得信号线中所有垂直信号片段的垂直总长度；根据水平总长度和垂直总长度计算获得信号线长度。
64.本优选实施例提供了一种信号线长度的计算方法。如上所述，pcb一般包括多个层面，可以想到的是，信号线在pcb上的部署一般包括其在各pcb层面上的水平部署，和通过换层孔贯穿多个pcb层面的垂直部署，因此，对于时钟回路中的每一条信号线，均可分别计算其在被测pcb水平方向上的长度值，和在被测pcb垂直方向上的长度值，进而计算获得对应信号线的总长度，即上述信号线长度。
65.在具体实现过程中，首先，根据信号线信息确定对应信号线中各水平信号线片段在对应pcb层面上的坐标信息，其中，水平信号片段即为对应信号线中在各pcb层面上水平部署的信号线片段，在pcb开发阶段，各信号线在pcb上的部署信息均为已知，例如，可存储于相应的存储空间中，因此，可以直接根据信号线信息(如信号线名称或id)在存储空间中查询获得该信号线中各水平信号线段在对应pcb层面上的坐标信息，显然，该坐标信息具体包括对应水平信号片段的起止坐标；然后，根据各坐标信息计算获得对应水平信号片段的长度值，进而通过加和计算获得当前信号线中所有水平信号片段的总长度，即上述水平总长度；进一步，根据pcb叠层信息计算获得当前信号线中所有垂直信号片段的总长度，即上述垂直总长度，其中，垂直信号片段即为对应信号线贯穿各pcb层面时垂直部署的信号线片段，同样的，pcb叠层信息在pcb开发阶段也为已知，即也可以从存储空间中直接提取获得；最后，根据当前信号线的水平总长度和垂直总长度即可计算获得该信号线的总长度。
66.s103：根据信号线长度和信号传播速度计算获得信号时延；
67.本步骤旨在实现信号时延计算，当然，该信号时延即为对应信号线的时延信息，而非整个时钟回路的时延。可以理解的是，根据信号线长度和信号传播速度计算获得对应信号线的信号时延，具体为计算信号线长度与信号传播速度的商值，该商值即为信号时延。
68.作为一种优选实施例，上述根据信号线长度和信号传播速度计算获得信号时延之前，还可以包括：根据pcb叠层信息确定各pcb层面的介电常数；根据光速与各介电常数计算获得对应信号线片段上的信号传播速度。
69.本步骤提供了一种信号传播速度的计算方法。如上所述，pcb一般包括多个层面，可能包括信号层和平面层，可以理解的是，各个层面所采用的材料可能并不相同，又由于信号在不同介质上的传播速度各不相同，因此，可以根据各pcb层面的介电常数，计算获得信号在对应pcb层面上的传播速度。具体而言，可以先根据pcb叠层信息确定被测pcb中各pcb
层面的介电常数，进而根据光速与介电常数计算获得对应信号线片段上的信号传播速度，当然，该信号线片段可以包括上述水平信号片段和垂直信号片段。其中，信号传播速度的计算公式如下：
70.v＝c/sqrt(er)；
71.其中，v为信号传播速度，c为光速，er为介电常数。
72.s104：利用传输时延公式对各信号时延进行计算，获得传输时延；
73.本步骤旨在实现传输时延计算，该传输时延即为时钟回路的时延信息，即pcie共同时钟时延。具体的，在获得各信号线对应的信号时延之后，即可利用传输时延公式对各信号时延进行计算，从而获得传输时延。
74.其中，传输时延公式用于实现传输时延计算，不同的pcie共同时钟拓扑，对应于不同的传输时延公式。例如，参考图2，图2为本技术所提供的一种pcie共同时钟拓扑图，主板与pcie设备之间的通信，具体为主板中的处理器发送端与pcie设备中的接收器之间的通信，二者之间具有数据传输通道和时钟传输通道，对于该pcie共同时钟拓扑图，其传输时延差的计算公式如下：
75.transport delay delta＝total data transport delay
‑
total sampling transport delay；
76.其中，total data transport delay＝ext_tx_clk+int_tx_clk_data+ext_tx_data+int_rx_data；
77.total sampling transport delay＝ext_rx_clk+int_rx_clk；
78.其中，transport delay delta为传输延时差，total data transport delay为数据传输总延时，total sampling transport delay为采样传输总延时，ext_tx_clk为cpu输入时钟传输延时，int_tx_clk_data为cpu内部时钟数据传输延时，ext_tx_data为cpu与pcie设备之间数据传输延时，int_rx_data为pcie设备内部数据传输延时，ext_rx_clk为pcie设备输入时钟传输延时，int_rx_clk为pcie设备内部时钟传输延时。
79.基于以上公式，可以得出：
80.transport delay delta＝[ext_tx_clk+int_tx_clk_data+ext_tx_data+int_rx_data]
–
[ext_rx_clk+int_rx_clk]。
[0081]
根据pcie协议规范，transport_delay_delta pcie要求12ns，假设芯片内部相关延时<2ns(即int_rx_data+int_tx_clk_data
‑
int_rx_clk<2ns)，再加严设计为2ns，那么，最终可以按照8ns评估pcb上的设计，即ext_tx_clk
‑
ext_rx_clk+ext_tx_data<8ns。此时，pcb上pcie共同时钟时延计算公式为：传输时延＝ext_tx_clk
‑
ext_rx_clk+ext_tx_data。此外，关于芯片内部延时和加严设计时延，均可以根据实际需求进行修改，具体可以由技术人员手动输入，不输入则可以默认8ns进行计算评估。
[0082]
s105：当传输时延未超出标准时延时，输出检测通过提示。
[0083]
本步骤旨在实现传输时延检测，显然，当传输时延未超出标准时延时，说明被测pcb的pcie共同时钟时延在标准范围内，检测通过；当传输时延超出标准时延时，说明被测pcb的pcie共同时钟时延不在标准范围内，检测不通过。进一步，在检测结束后，输出相应的提示信息即可，以便告知技术人员当前检测结果。其中，标准时延的具体取值并不影响本技术方案的实施，由技术人员根据实际需求进行设定即可，本技术对此不做限定，另外，标准
时延的设定过程可以为技术人员通过终端界面直接输入，可人工修改，也可预先设定默认值。
[0084]
作为一种优选实施例，当被测pcb的数量大于1时，上述利用传输时延公式对各信号时延进行计算，获得传输时延之后，还可以包括：统计所有被测pcb对应的传输时延；统计各被测pcb之间的连接线缆和/或连接器的中间传输时延；根据所有被测pcb对应的传输时延和各中间传输时延计算获得总传输时延。
[0085]
可以理解的是，pcie共同时钟设计可能需要使用多个pcb，而各个pcb之间一般采用连接线缆和/或连接器进行连接，实现数据通信，因此，当需要对基于多个pcb的pcie共同时钟时延进行检测时，则可以统计所有被测pcb对应的传输时延，并统计各被测pcb之间的连接线缆和/或连接器的中间传输时延(因为信号在连接线缆、连接器中进行传输时也存在时延)，进而计算二者加和，获得总传输时延。由此，即可将该总传输时延与标准时延进行比较，获得相应的检测结果。
[0086]
作为一种优选实施例，上述统计各被测pcb之间的连接线缆和/或连接器的中间传输时延，可以包括：获取各连接线缆和/或连接器的标识信息；根据标识信息从预设数据库中查询获得对应连接线缆和/或连接器的中间传输时延。
[0087]
本优选实施例提供了一种中间传输时延的获取方法。具体而言，对于不同型号、不同种类的连接线缆和连接器，可将其内部时延(开发阶段已知)与其标识信息(如id信息、型号信息等)预先存储于预设数据库中，因此，在进行计算时，可以先提取各连接线缆和/或连接器的标识信息，进而根据该标识信息从预设数据库中查询获得各自对应的中间传输时延。
[0088]
作为一种优选实施例，该时延检测方法还可以包括：统计检测过程信息和检测结果信息；根据检测过程信息和检测结果信息生成拓扑图；将拓扑图发送至显示界面进行可视化展示。
[0089]
本优选实施例所提供的时延检测方法可以实现检测信息的可视化展示，并且，为便于技术人员更为直观的了解时延检测信息，可以以拓扑图的形式对时延检测过程信息以及结果信息进行可视化展示。具体而言，在时延检测过程中，可以实时统计检测过程信息；进一步，在时延检测完毕之后，结合检测结果信息共同构建拓扑图；最后，将拓扑图发送至显示界面进行可视化展示即可。
[0090]
作为一种优选实施例，该时延检测方法还可以包括：根据检测过程信息和检测结果信息生成检测报告；对检测报告进行存档。
[0091]
本优选实施例所提供的时延检测方法可以实现检测报告生成及存档，具体的，在获得检测过程信息以及检测结果信息之后，即可将其导入至预设模板中，生成统一的检测报告，并对其进行存档。其中，预设模板由技术人员根据实际需求进行设置即可，例如，可以为word模板，也可以为excel模板，本技术对此不做限定。
[0092]
可见，本技术所提供的时延检测方法，通过开发时延检测程序实现自动化时延检测，当需要对pcb的pcie共同时钟时延进行检测时，获取其对应的信号线信息以及pcb叠层信息，以实现各信号线的信号时延检测，进而根据传输时延公式对各信号线的信号时延进行计算，获得pcie共同时钟时延，即上述传输时延，最后，将其与标准时延进行对比，即可确定该pcb的pcie共同时钟时延是否合格。显然，该种实现方式可以实现pcie共同时钟时延的
快速评估，极大地提高时延检测效率，同时提高检测结果的准确性。
[0093]
基于以上各实施例，本技术实施例提供了另一种时延检测方法。
[0094]
本技术实施例所提供的时延检测方法，采用cadence skill语言开发，cadence skill语言是cadence公司为用户提供二次开发的skill语言，用户可以通过skill语言来访问，并且可以开发自己的基于cadence平台的工具。本技术即为时延检测工具，该自动检查工具包括两大部分：基于单pcb的pcie共同时钟时延检测，和基于多pcb的pcie共同时钟时延检测。
[0095]
一、针对单pcb系统检查：
[0096]
参考图3，图3为本技术所提供的一种基于单pcb的pcie共同时钟时延检测的前端界面展示图，共包括五个模块：
[0097]
模块a
‑
选择信号线模块：
[0098]
点击“选择信号线”按钮，根据用户检查需求，输入要检查的信号线，可以输入关键字进行快速过滤，以选中过滤出来的信号线进行后续检查；也可以输入完整的信号线名字进行后续检查。
[0099]
模块b
‑
规则设置模块：
[0100]
(1)针对延时规范，可以不输入，按默认8ns；也可根据需要手动输入其他；
[0101]
(2)针对pcb叠层dk(介质常数)，可以不输入，直接使用pcb自动提取出的数值；也可根据需要手动输入其他；
[0102]
(3)点击“规范输出”，可以文本形式输出当前使用的检查规范，用于存档。
[0103]
模块c
‑
检查模块：
[0104]
(1)提取pcb的叠层信息，得到每层信号层与平面层的名称、每层厚度，层与层之间的厚度、层与层之间的介电常数等信息记录到数据库中备用。
[0105]
(2)根据选择的一组信号线，自动检测程序提取其每根信号线的id信息，进一步查询各信号片段的起始坐标、层面、换层孔信息等，然后通过数学运算得到每层信号线长度；对于有换层孔的，还可以根据pcb叠层中的厚度信息、信号层面信息等计算得到信号线垂直方向的长度，最后，通过加总计算得到信号线的总长度。另外，考虑到pcie data可能会有多对，因此，可以挑选出最长的tx&rx信号(最长信号线)作为后续计算使用(因此当最长的信号线满足要求时，其他的信号线也必然满足要求)。进一步，将pcie data和clock信号从信号线长度换算成延时：时间＝长度/速度，速度＝c/sqrt(er)，c为光速，er为介质的介电常数。在此基础上，根据传输时延＝ext_tx_clk
‑
ext_rx_clk+ext_tx_data得出传输延时，然后和规则(标准时延)进行比较，如果大于等于，则标记“fail”，如果小于，则标记“pass”。
[0106]
此外，针对多种clock方案，如图4所示，图4为本技术所提供的一种多种clock方案时钟拓扑图，到pcie扩展芯片的clk1有两种方案，可以从时钟源的时钟引脚2出，也可以从时钟源的时钟引脚0经时钟缓冲器出，实现方式是通过串联电阻，共用焊盘实现。那么，在计算clk延时时，到pcie扩展芯片的clk1需要计算两个路径，一个是从时钟引脚2这个pin(引脚)到pcie扩展芯片，另一个是从时钟引脚0这个pin到时钟缓冲器再到pcie扩展芯片。其中，对于时钟缓冲器本身的延时，可以通过提取时钟缓冲器的零件信息，在数据库中查找获得该时钟缓冲器的延时信息(时钟缓冲器延时已存储在数据库中备用)。针对以上两种方案，在计算得到clock延时后，再计算对应的pcie数据延时，最后通过上述公式(传输时延＝
ext_tx_clk
‑
ext_rx_clk+ext_tx_data)计算获得最终延时，将其与规范进行比较，还可以对两种方案进行排序，给出当前计算结果中的最优方案。
[0107]
模块d
‑
结果显示模块：
[0108]
经过检查，可以将检查结果显示在“结果显示单元”中，并将拓扑图显示出来，便于查看。
[0109]
模块e
‑
报告生成模块：
[0110]
经过检查模块之后，可以点击“报告生成”，以将pcie数据和时钟信息以及检查结果等存储到文档中，具体可以将检查结果导入到统一编辑好的excel模板中，作为统一的分析报告输出。
[0111]
二、针对多pcb系统检查：
[0112]
参考图5，图5为本技术所提供的一种基于多pcb的pcie共同时钟时延检测的前端界面展示图，其中，模块a
‑
信息导入模块，不同于图4中的模块a
‑
选择信号线模块：
[0113]
(1)“各pcb信息导入”，就是导入每个pcb的信息，参考单pcb检查工具；
[0114]
(2)“cable/connector信息导入”，就是导入cable(线缆)/connector(连接器)上的延时，该信息可从供应商处获得(当然，也可以将cable/connector信息预先存储至数据库中，且数据库可持续补充更新)。
[0115]
其他模块功能与单pcb相近。
[0116]
在具体实现时，根据各pcb信息的导入，cable/connector信息的导入，点击检查按钮，检测程序自动加总最终的pcie共同时钟延时，然后与规范进行比较，如果大于等于，则标记“fail”，如果小于，则标记“pass”。进一步，还可以将检查结果显示在“结果显示单元”中，并将拓扑图显示出来，便于查看；还可以点击“报告生成”，以将pcie数据和时钟信息以及检查结果存储到文档中，具体可以为将报告导入到统一编辑好的excel模板，作为统一的分析报告输出。可以想到的是，在检查模块中，需要将各pcb信息与cable/connector信息中的延时加总作为最终的结果，然后与规范进行比较。
[0117]
可见，本技术实施例所提供的时延检测方法，通过开发时延检测程序实现自动化时延检测，当需要对pcb的pcie共同时钟时延进行检测时，获取其对应的信号线信息以及pcb叠层信息，以实现各信号线的信号时延检测，进而根据传输时延公式对各信号线的信号时延进行计算，获得pcie共同时钟时延，即上述传输时延，最后，将其与标准时延进行对比，即可确定该pcb的pcie共同时钟时延是否合格。显然，该种实现方式可以实现pcie共同时钟时延的快速评估，极大地提高时延检测效率，同时提高检测结果的准确性。
[0118]
为解决上述技术问题，本技术还提供了一种时延检测装置，请参考图6，图6为本技术所提供的一种时延检测装置的结构示意图，该时延检测装置可包括：
[0119]
信息获取模块1，用于获取信号线信息和pcb叠层信息；
[0120]
长度计算模块2，用于根据信号线信息和pcb叠层信息计算获得信号线长度；
[0121]
信号时延计算模块3，用于根据信号线长度和信号传播速度计算获得信号时延；
[0122]
传输时延计算模块4，用于利用传输时延公式对各信号时延进行计算，获得传输时延；
[0123]
检测结果输出模块5，用于当传输时延未超出标准时延时，输出检测通过提示。
[0124]
可见，本技术实施例所提供的时延检测装置，通过开发时延检测程序实现自动化
时延检测，当需要对pcb的pcie共同时钟时延进行检测时，获取其对应的信号线信息以及pcb叠层信息，以实现各信号线的信号时延检测，进而根据传输时延公式对各信号线的信号时延进行计算，获得pcie共同时钟时延，即上述传输时延，最后，将其与标准时延进行对比，即可确定该pcb的pcie共同时钟时延是否合格。显然，该种实现方式可以实现pcie共同时钟时延的快速评估，极大地提高时延检测效率，同时提高检测结果的准确性。
[0125]
作为一种优选实施例，上述长度计算模块2可具体用于根据信号线信息确定对应信号线中各水平信号线片段在对应pcb层面上的坐标信息；根据各坐标信息计算获得信号线中所有水平信号线片段的水平总长度；根据pcb叠层信息计算获得信号线中所有垂直信号片段的垂直总长度；根据水平总长度和垂直总长度计算获得信号线长度。
[0126]
作为一种优选实施例，该时延检测装置还可以包括速度计算模块，用于在上述根据信号线长度和信号传播速度计算获得信号时延之前，根据pcb叠层信息确定各pcb层面的介电常数；根据光速与各介电常数计算获得对应信号线片段上的信号传播速度。
[0127]
作为一种优选实施例，该时延检测装置还可以包括总时延计算模块，用于当被测pcb的数量大于1时，在上述利用传输时延公式对各信号时延进行计算，获得传输时延之后，统计所有被测pcb对应的传输时延；统计各被测pcb之间的连接线缆和/或连接器的中间传输时延；根据所有被测pcb对应的传输时延和各中间传输时延计算获得总传输时延。
[0128]
作为一种优选实施例，上述总时延计算模块可具体用于获取各连接线缆和/或连接器的标识信息；根据标识信息从预设数据库中查询获得对应连接线缆和/或连接器的中间传输时延。
[0129]
作为一种优选实施例，该时延检测装置还可以包括可视化展示模块，用于统计检测过程信息和检测结果信息；根据检测过程信息和检测结果信息生成拓扑图；将拓扑图发送至显示界面进行可视化展示。
[0130]
作为一种优选实施例，该时延检测装置还可以包括报告存档模块，用于根据检测过程信息和检测结果信息生成检测报告；对检测报告进行存档。
[0131]
对于本技术提供的装置的介绍请参照上述方法实施例，本技术在此不做赘述。
[0132]
为解决上述技术问题，本技术还提供了一种时延检测设备，请参考图7，图7为本技术所提供的一种时延检测设备的结构示意图，该时延检测设备可包括：
[0133]
存储器10，用于存储计算机程序；
[0134]
处理器20，用于执行计算机程序时可实现如上述任意一种时延检测方法的步骤。
[0135]
对于本技术提供的系统的介绍请参照上述方法实施例，本技术在此不做赘述。
[0136]
为解决上述问题，本技术还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时可实现如上述任意一种时延检测方法的步骤。
[0137]
该计算机可读存储介质可以包括：u盘、移动硬盘、只读存储器(read
‑
only memory，rom)、随机存取存储器(random access memory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。
[0138]
对于本技术提供的计算机可读存储介质的介绍请参照上述方法实施例，本技术在此不做赘述。
[0139]
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实
施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0140]
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本技术的范围。
[0141]
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(ram)、内存、只读存储器(rom)、电可编程rom、电可擦除可编程rom、寄存器、硬盘、可移动磁盘、cd
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rom或技术领域内所公知的任意其它形式的存储介质中。
[0142]
以上对本技术所提供的技术方案进行了详细介绍。本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以对本技术进行若干改进和修饰，这些改进和修饰也落入本技术的保护范围内。