同构双计算系统的处理器和同构双计算系统的操作方法与流程

本发明是关于一种可信计算。

背景技术：

1、可信计算是以硬件划分方式提高计算器安全性。例如，计算器的系统存储器可划分出隔离存储器，只允许具有权限的可信平台存取。

2、如何确保隔离存储器的隔离数据的安全性，为本技术领域重要课题。

技术实现思路

1、本发明提供一种同构双计算系统，以同一处理器两个同样结构的核，提供可信计算、以及一般计算。用作可信计算的核称为可信核。用作一般计算的核称为一般核。一般核以及可信核的共享高速缓存(如，最末级高速缓存llc)可能有仅允与可信核存取的隔离数据。本发明特别对共享高速缓存上的隔离数据，提出保护方案。特别是，本发明保护高速缓存系统上的隔离数据，不因一般核的高速缓存刷新操作而消失。

2、根据本发明一种实施方式实现的处理器包括可信核、一般核、以及共享高速缓存。该可信核具有访问系统存储器上隔离存储器的权限。该一般核与该可信核同构，禁止访问该隔离存储器。该共享高速缓存由该可信核以及该一般核共享。响应该一般核发起的高速缓存刷新指令，该可信核发起不同于第一高速缓存写回指令的第二高速缓存写回指令，使该共享高速缓存内，相关该隔离存储器的隔离数据，在被刷新前，先写回该隔离存储器。该第一高速缓存写回指令非响应该一般核的该高速缓存刷新指令。该第一高速缓存写回指令用于将该共享高速缓存所有高速缓存行写回系统存储器。

3、一种实施方式中，根据该第二高速缓存写回指令，共享高速缓存轮询该共享高速缓存所有高速缓存行，比对各高速缓存行所对应的系统存储器地址，判断是否落入该隔离存储器的地址区间，据以判断出隔离数据。

4、一种实施方式中，根据该高速缓存刷新指令，该一般核取得该处理器的主控权，通知该可信核发起该第二高速缓存写回指令。该可信核完成该第二高速缓存写回指令后，通知该一般核该共享高速缓存中的隔离数据已写回该隔离存储器。

5、一种实施方式中，该一般核通过内部中断通知该可信核发起该第二高速缓存写回指令。该可信核完成该第二高速缓存写回指令后，发出中断，与该一般核进行一隔离数据写回同步，表明该共享高速缓存中的隔离数据已写回该隔离存储器。该隔离数据写回同步后，该一般核令该可信核一起进行高速缓存刷新第一同步。该高速缓存刷新第一同步后，该一般核刷新该共享高速缓存。该一般核刷新该共享高速缓存后，令该可信核一起进行高速缓存刷新第二同步。该高速缓存刷新第二同步后，该一般核、与该可信核各自刷新自身核内高速缓存。核内高速缓存刷新后，该一般核与该可信核进行高速缓存刷新第三同步。该高速缓存刷新第三同步后，该一般核通过一特殊周期，通知芯片组，处理器的高速缓存系统完成刷新。该特殊周期后，该一般核释出该处理器的主控权。

6、基于前述概念，本发明还有一种实施方式，提供一种同构双计算系统操作方法，包括：规划处理器的多个核，令可信核具有访问系统存储器上隔离存储器的权限，且令与该可信核同构的一般核禁止访问该隔离存储器，其中，该可信核以及该一般核共享一共享高速缓存；以及响应该一般核发起的高速缓存刷新指令，令该可信核发起不同于第一高速缓存写回指令的第二高速缓存写回指令，使该共享高速缓存内，相关该隔离存储器的隔离数据，在被刷新前，先写回该隔离存储器。

7、下文特举实施例，并配合附图，详细说明本
技术实现要素：
。

技术特征：

1.一种用于建立一同构双计算系统的处理器，包括：

2.如权利要求1的处理器，其中：

3.如权利要求1的处理器，其中：

4.如权利要求1的处理器，其中：

5.如权利要求4的处理器，其中：

6.如权利要求5的处理器，其中：

7.如权利要求6的处理器，其中：

8.如权利要求7的处理器，其中：

9.如权利要求8的处理器，其中：

10.一种同构双计算系统操作方法，包括：

11.如权利要求10的同构双计算系统操作方法，还包括：

12.如权利要求10的同构双计算系统操作方法，其中：

13.如权利要求10的同构双计算系统操作方法，其中：

14.如权利要求13的同构双计算系统操作方法，其中：

15.如权利要求14的同构双计算系统操作方法，其中：

16.如权利要求15的同构双计算系统操作方法，其中：

17.如权利要求16的同构双计算系统操作方法，其中：

18.如权利要求17的同构双计算系统操作方法，其中：

技术总结
具可信运算功能的同构双计算系统的处理器。处理器包括可信核、一般核、以及共享高速缓存。该可信核具有访问系统存储器上隔离存储器的权限。该一般核与该可信核同构，禁止访问该隔离存储器。该共享高速缓存由该可信核以及该一般核共享。响应该一般核发起的高速缓存刷新指令，该可信核发起不同于第一高速缓存写回指令的一第二高速缓存写回指令，使该共享高速缓存内，相关该隔离存储器的隔离数据，在被刷新前，先写回该隔离存储器。

技术研发人员：管应炳,黄振华,李艳婷,刘奕蒲
受保护的技术使用者：上海兆芯集成电路有限公司
技术研发日：
技术公布日：2024/1/12