一种加速Soc芯片级电路时序分析方法与流程

本发明涉及soc芯片级电路时序分析，具体为一种加速soc芯片级电路时序分析方法。

背景技术：

1、soc称为系统级芯片，也有称片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容，同时它又是一种技术，用以实现从确定系统功能开始，到软/硬件划分，并完成设计的整个过程。

2、时序检查是片上系统(soc)设计流程中的重要环节，而时序检查中最耗时的计算是时序分析，随着集成电路制造工艺的不断进步和集成电路工作电压的不断降低，时序分析趋于复杂，单条路径的精确时序分析时间开销明显增加，soc的电路规模成倍增加，路径数量随之增加，芯片级的高精度时序分析时间开销指数式地增加，这严重制约了先进工艺soc的设计周期，为了保证系统的正常运行，加速芯片级时序检查成为必须，故而提出一种加速soc芯片级电路时序分析方法，以解决上述提出的问题。

技术实现思路

1、(一)解决的技术问题

2、针对现有技术的不足，本发明提供了一种加速soc芯片级电路时序分析方法，具备soc芯片级电路时序分析效率更高的优点，解决了soc的设计周期周期长时序检测效率低的问题。

3、(二)技术方案

4、为实现上述时序分析检测速度更快的目的，本发明提供如下技术方案：一种加速soc芯片级电路时序分析方法，包括步骤如下：

5、s1首先构建完整的电路路径分布图；

6、s2然后对芯片级电路路径进行划分；

7、s3发现上述路径的异同；

8、s4根据信号的建立和保持时间排序，建立时序信息库；

9、s5通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，并进行修正。

10、优选的，在步骤s1中，所述soc的电路规模成倍增加，路径数量随之增加。

11、优选的，在步骤s3中，对一个路径进行时序检查时，首先采用基于块的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或mc电路仿真方法对路径进行时序检查，并输出时序检查结果，在加快时序检查速度的前提下，确保时序检查的精度。

12、优选的，在步骤s3中，同时可以进行同构检测，同构检测步骤如下：

13、1)获取同构路径；

14、2)对部分同构路径工作状态进行时序分析；

15、3)其余同构路径采用已知结果进行检验。

16、优选的，在步骤s4中，在初次的进行异同划分时，可建立具有代表性的时序信息库，方便对非同构路径进行对比。

17、优选的，在步骤s5中，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，且还可利用时序分析的结果来优化设计。

18、(三)有益效果

19、与现有技术相比，本发明提供了一种加速soc芯片级电路时序分析方法，具备以下有益效果：

20、1、该加速soc芯片级电路时序分析方法，通过s1首先构建完整的电路路径分布图，使各路径更加清晰，方便检测，通过步骤s2，对芯片级电路路径进行划分，在该路径的划分过程中可采用树状图的划分方式，方便对路径的异同进行寻找，同时便于对同构路径的快速计算，更好的节约时间。

21、2、该加速soc芯片级电路时序分析方法，通过步骤s4，根据信号的建立和保持时间排序，建立时序信息库，方便对不同构的路径快速对比，并依次进行检测，更好的节约时间，使时序分析更加高效，通过设置步骤s5，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，并进行修正，能够更好的对各路径进行优化。

技术特征：

1.一种加速soc芯片级电路时序分析方法，包括步骤如下：

2.根据权利要求1所述的一种加速soc芯片级电路时序分析方法，其特征在于：在步骤s1中，所述soc的电路规模成倍增加，路径数量随之增加。

3.根据权利要求1所述的一种加速soc芯片级电路时序分析方法，其特征在于：在步骤s3中，对一个路径进行时序检查时，首先采用基于块的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或mc电路仿真方法对路径进行时序检查，并输出时序检查结果，在加快时序检查速度的前提下，确保时序检查的精度。

4.根据权利要求1所述的一种加速soc芯片级电路时序分析方法，其特征在于：在步骤s3中，同时可以进行同构检测，同构检测步骤如下：

5.根据权利要求1所述的一种加速soc芯片级电路时序分析方法，其特征在于：在步骤s4中，在初次的进行异同划分时，可建立具有代表性的时序信息库，方便对非同构路径进行对比。

6.根据权利要求1所述的一种加速soc芯片级电路时序分析方法，其特征在于：在步骤s5中，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，且还可利用时序分析的结果来优化设计。

技术总结
本发明涉及Soc芯片级电路时序分析技术领域，且公开了一种加速Soc芯片级电路时序分析方法，包括步骤如下：S1首先构建完整的电路路径分布图；S2然后对芯片级电路路径进行划分；S3发现上述路径的异同；S4根据信号的建立和保持时间排序，建立时序信息库；S5通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，并进行修正。该加速Soc芯片级电路时序分析方法，通过步骤S4，根据信号的建立和保持时间排序，建立时序信息库，方便对不同构的路径快速对比，并依次进行检测，更好的节约时间，使时序分析更加高效，通过设置步骤S5，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误，并进行修正，能够更好的对各路径进行优化。

技术研发人员：高肖权
受保护的技术使用者：高肖权
技术研发日：
技术公布日：2024/1/13