用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统与流程

本发明属于fpga，具体涉及用于实现mipi输出接口的fpga接口电路及方法、数据传输系统。

背景技术：

1、mipi(移动产业处理器接口)是mipi联盟发起的为移动应用处理器制定的开放标准和规范，是目前主流的高速图像传输方式，主要应用在图像传感器与处理器(csi接口)、处理器与显示器(dsi接口)之间数据传输。csi接口、dsi接口采用名为d-phy的物理层链路进行传输，并将接口标准化，从而增加了设计灵活性，同时降低了成本，设计复杂度，功耗和emi。d-phy包括：hs-tx，lp-tx，hs-rx，lp-rx。mipi接口采用两路信号进行传输，mipi接口传输模式分为两种，即高速传输模式(hs mode)和低功耗传输模式(lp mode)。当mipi进行高速传输时，两路信号相当于高速差分接口，可传输高达500mhz的低压差分信号。当mipi进行低功耗传输时，两路信号相当于各是lvcmos12标准接口，传输幅度为1.2v的低速信号。

2、目前，针对fpga与mipi接口通信，通常采用两种方式，一种采用桥接芯片，如meticom公司的mc20001、mc20901等，另外一种通过片外搭建电阻网络实现将fpga输出信号转化为mipi接口信号，如lattice、xilinx厂商。

3、然而，不论是采用片外搭建电阻网络，还是采用桥接芯片实现mipi接口，都难免增加成本，不能解决fpga内部兼容mipi接口的问题。

技术实现思路

1、为了解决相关技术中存在的上述问题，本发明提供了一种用于实现mipi输出接口的fpga接口电路及方法、数据传输系统。本发明要解决的技术问题通过以下技术方案实现：

2、本发明提供一种用于实现mipi输出接口的fpga接口电路，包括：

3、fpga、两个分压电阻单元、两个第一下拉电阻单元和两个第二下拉电阻单元；一个分压电阻单元的一端连接fpga的第一i/o接口，另一端连接fpga的第三i/o接口对应的第一管脚，一个第一下拉电阻单元和一个第二下拉电阻单元的一端均连接所述第一管脚，另一端均连接地端；另一个分压电阻单元的一端连接fpga的第二i/o接口，另一端连接fpga的第四i/o接口对应的第二管脚，另一个第一下拉电阻单元和另一个第二下拉电阻单元的一端均连接所述第二管脚，另一端均连接地端；

4、当所述第一i/o接口和所述第二i/o接口配置为lvcmosd差分输出接口，且使能所述lvcmosd差分输出接口、所述两个分压电阻单元和所述两个第一下拉电阻单元时，通过所述第一管脚和所述第二管脚输出符合mipi高速传输模式的高速差分信号；

5、当所述第一i/o接口和所述第二i/o接口均配置为单端lvcmos输出接口，且使能所述单端lvcmos输出接口、所述两个分压电阻单元和所述两个第二下拉电阻单元时，通过所述第一管脚和所述第二管脚输出独立的符合mipi低速传输模式的低速信号。

6、在一些实施例中，每个分压电阻单元包括：第一开关和第一电阻，所述第一开关和所述第一电阻串联，并且，所述第一开关未与所述第一电阻连接的一端与对应的i/o接口连接，所述第一电阻未与所述第一开关连接的一端与对应的管脚连接。

7、在一些实施例中，每个第一下拉电阻单元包括：第二开关和第二电阻；所述第二开关和所述第二电阻串联，并且，所述第二开关未与所述第二电阻连接的一端连接地端，所述第二开关未与所述第二电阻连接的一端与对应的i/o接口连接。

8、在一些实施例中，每个第二下拉电阻单元包括：第三开关和第三电阻；所述第三开关和所述第三电阻串联，并且，所述第三开关未与所述第三电阻连接的一端连接地端，所述第三开关未与所述第三电阻连接的一端与对应的管脚连接。

9、在一些实施例中，第一电阻、第二电阻和第三电阻的计算公式为：

10、

11、r1＝5r2＝r3；

12、

13、其中，r1表示第一电阻，r2表示第二电阻，r3表示第三电阻；vcom表示所述lvcmos差分接口的共模电压，单位为v；iload为mipi协议要求的差分输出驱动电流，单位为ma，r表示所述lvcmosd差分输出接口的单路i/o的内阻；r1、r2、r3和r的单位均为ω。

14、在一些实施例中，当输出所述高速差分信号时，第一电阻和第二电阻用于分压；当输出所述低速信号时，第一电阻和第三电阻用于分压。

15、在一些实施例中，所述第一i/o接口对应第三管脚，所述第二i/o接口对应第四管脚；当关断所述两个下拉电阻单元、所述两个第一下拉电阻单元和所述两个第二下拉电阻单元时，所述第一i/o接口还用于通过所述第三管脚输出第一i/o信号，所述第二i/o接口还用于通过所述第四管脚输出第二i/o信号，所述第三i/o接口用于通过所述第一管脚输出第三i/o信号，所述第四i/o接口用于通过所述第二管脚输出第四i/o信号。

16、在一些实施例中，所述第一管脚和所述第二管脚属于fpga的同一个quad。

17、本发明还提供一种用于实现mipi输出接口的方法，包括：

18、当使能fpga片内的一对lvcmosd差分输出接口、fpga片内的两个分压电阻单元和两个第一下拉电阻单元时，通过fpga片内的一个i/o接口对应的第一管脚和另一个i/o接口对应的第二管脚输出符合mipi高速传输模式的高速差分信号；

19、当使能fpga片内的两个单端lvcmos输出接口、fpga片内的所述两个分压电阻单元和所述两个第二下拉电阻单元时，通过所述第一管脚和所述第二管脚分别输出独立的符合mipi低速传输模式的低速信号。

20、本发明还提供一种数据传输系统，包括数据输出装置和数据接收装置；所述数据输出装置包括上述的fpga接口电路；所述数据输出装置通过所述第一管脚和所述第二管脚与所述数据接收装置连接。

21、本发明具有如下有益技术效果：

22、在不改变fpga原有i/o接口的基础上，通过下拉电阻单元和分压电阻单元连接fpga ios中高速lvcmos差分接口实现mipi接口，通过控制mipi使能信号使能mipi接口电路，通过控制mipi模式控制信号实现hs mode或lp mode信号传输，从而不需改变fpga通用接口需求，只需利用控制高速切换的信号来同时切换fpga的两个i/o接口的属性，便可在fpga片内实现mipi信号的输出，避免了mipi高、低速切换时序问题，使得fpga内部兼容了mipi接口，不影响fpga的通用i/o接口的使用，资源利用少，电路简单，而且，fpga的i/o接口利用率高。

23、以下将结合附图及实施例对本发明做进一步详细说明。

技术特征：

1.一种用于实现mipi输出接口的fpga接口电路，其特征在于，包括：

2.根据权利要求1所述的用于实现mipi输出接口的fpga接口电路，其特征在于，每个分压电阻单元包括：第一开关和第一电阻，所述第一开关和所述第一电阻串联，并且，所述第一开关未与所述第一电阻连接的一端与对应的i/o接口连接，所述第一电阻未与所述第一开关连接的一端与对应的管脚连接。

3.根据权利要求1所述的用于实现mipi输出接口的fpga接口电路，其特征在于，每个第一下拉电阻单元包括：第二开关和第二电阻；所述第二开关和所述第二电阻串联，并且，所述第二开关未与所述第二电阻连接的一端连接地端，所述第二开关未与所述第二电阻连接的一端与对应的i/o接口连接。

4.根据权利要求1所述的用于实现mipi输出接口的fpga接口电路，其特征在于，每个第二下拉电阻单元包括：第三开关和第三电阻；所述第三开关和所述第三电阻串联，并且，所述第三开关未与所述第三电阻连接的一端连接地端，所述第三开关未与所述第三电阻连接的一端与对应的管脚连接。

5.根据权利要求1至3任一项所述的用于实现mipi输出接口的fpga接口电路，其特征在于，第一电阻、第二电阻和第三电阻的计算公式为：

6.根据权利要求1至3任一项所述的用于实现mipi输出接口的fpga接口电路，其特征在于，当输出所述高速差分信号时，第一电阻和第二电阻用于分压；当输出所述低速信号时，第一电阻和第三电阻用于分压。

7.根据权利要求1所述的用于实现mipi输出接口的fpga接口电路，其特征在于，所述第一i/o接口对应第三管脚，所述第二i/o接口对应第四管脚；当关断所述两个下拉电阻单元、所述两个第一下拉电阻单元和所述两个第二下拉电阻单元时，所述第一i/o接口还用于通过所述第三管脚输出第一i/o信号，所述第二i/o接口还用于通过所述第四管脚输出第二i/o信号，所述第三i/o接口用于通过所述第一管脚输出第三i/o信号，所述第四i/o接口用于通过所述第二管脚输出第四i/o信号。

8.根据权利要求1所述的用于实现mipi输出接口的fpga接口电路，其特征在于，所述第一管脚和所述第二管脚属于fpga的同一个quad。

9.一种用于实现mipi输出接口的方法，其特征在于，包括：

10.一种数据传输系统，其特征在于，包括数据输出装置和数据接收装置；所述数据输出装置包括上述权利要求1～8任一项所述的fpga接口电路；所述数据输出装置通过所述第一管脚和所述第二管脚与所述数据接收装置连接。

技术总结
本发明公开了一种用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统，该接口电路包括：FPGA、两个分压电阻单元、两个第一下拉电阻单元和两个第二下拉电阻单元；一个分压电阻单元的一端连接FPGA的第一I/O接口，另一端连接FPGA的第三I/O接口对应的第一管脚，一个第一下拉电阻单元和一个第二下拉电阻单元的一端均连接第一管脚，另一端均连接地端；另一个分压电阻单元的一端连接FPGA的第二I/O接口，另一端连接FPGA的第四I/O接口对应的第二管脚，另一个第一下拉电阻单元和另一个第二下拉电阻单元的一端均连接第二管脚，另一端均连接地端；通过将第一I/O接口和第二I/O接口配置为lvcmosd差分输出接口或均配置为单端lvcmos输出接口时，输出符合MIPI高速或低速模式的信号。

技术研发人员：王磊,贾红,韦嶔,张红荣
受保护的技术使用者：无锡智多晶微电子有限公司
技术研发日：
技术公布日：2024/1/14