专利名称:用于延迟双计算机系统的数据和/或指令访问的方法以及相应的延迟单元的制作方法
技术领域：
本发明从根据独立权利要求
的由现有技术所公开的特征的、用于延迟双计算机系统的数据和/或指令访问的方法以及相应的延迟单元出发。
背景技术：
在将来的应用中，例如尤其是在汽车或工业产品领域、也即例如机械领域中以及在自动化领域中越来越多的基于微处理器或基于计算机的控制和调节系统不断地被用于安全性关键的应用中。在此，双计算机系统或双处理器系统(Dual Cores，双核)是目前用于安全性关键的应用、尤其是在汽车中例如用于防抱死系统、电子稳定程序(ESP)、例如线控驾驶或线控转向以及线控制动等等的线控(X-by-Wire)系统或者在其它联网系统中的常用计算机系统。为了满足在将来的应用中的高安全性要求，需要强大的差错机制和差错处理机制，尤其是以便消除例如在缩小计算机系统的半导体结构的情况下所产生的瞬时差错。在此，保护核心本身、也即处理器是相对困难的。对此的一种解决方案是如所述的那样采用双计算机系统或双核系统来进行差错检测。
但是在这种双计算机系统的情况下的问题在于，用于识别差错的数据、尤其是输出数据的比较在输出时或者在输出之后才进行。也即，在保证数据和/或指令是正确的之前，数据已经被引导到外部宿、也即例如通过数据总线或指令总线所连接的部件、例如存储器和/或其它输入/输出单元。于是这可能导致尤其是在存储器访问中有差错时对有错误的数据和/或指令执行访问、也即写操作和/或读操作。由于这种问题，在恢复某一系统状态时，在断开差错的后果时，在差错中断之后生成正确的数据时，在崩溃之后重新使系统就绪，以及在返回到原始状态的电路装置中(这在下文中概况地被称为恢复)都可能产生差错，或者这仅仅在耗费非常高的情况下才能实现。这样的差错可能由于双计算机系统的至少一个计算机的写操作和/或读操作形式的访问而在整个系统和连接到该系统上的单元中引起差错，其中更困难的在于，不能确定哪些数据和/或指令被错误地改变。
发明内容因此本发明的任务在于，解决上述的问题，尤其是识别并避免在双计算机系统访问时、也即在写操作和/或读操作时的差错，并且因此防止尤其在恢复双计算机系统时的困难。
本发明从用于延迟具有差错发现机制的计算机系统的数据和/或指令访问的方法和延迟单元出发，其中该延迟单元如此来构造，使得未被延迟的数据和/或指令访问与差错识别之间的持续时间被补偿。
此外，本发明从用于延迟具有第一和第二计算机的双计算机系统的作为写操作和/或读操作的数据和/或指令访问的方法出发，其中该第一和第二计算机以尤其是可预先给定的时间偏移来运行，并且该双计算机系统中的该时间偏移在访问数据和/或指令时在所述两个计算机的至少一个中被补偿，为此采用相应地被构造的根据本发明的延迟单元。
有利地推荐一种延迟单元和一种方法，其中通过第一计算机的数据和/或指令与第二计算机的数据和/或指令的比较来进行差错识别，其中该延迟单元如此来构造或者如此来进行延迟，使得对双处理器系统的数据和/或指令的访问、也即写操作和/或读操作尤其在一个计算机中一直被延迟，直到执行了差错识别为止，由此可以避免错误的数据和/或指令受到访问、也即写操作和/或读操作。
该双计算机系统的两个计算机或者该双计算机系统本身在此通过数据总线与至少一个第一部件相连接，其中该延迟单元在该双计算机系统的至少一个计算机与所述至少一个第一部件之间被定位在该数据总线上。
在此，该双计算机系统或两个计算机可以通过指令总线与至少一个第二部件相连接，其中该延迟单元于是有利地在该双计算机系统的至少一个计算机与所述至少一个第二部件之间被连接或定位在该指令总线上。
在具有混合的数据/指令总线的另一实施形式中，该双计算机系统或该双计算机系统的两个计算机与至少一个第三部件相连接，其中该延迟单元于是合宜地在该双计算机系统的至少一个计算机与所述至少一个第三部件之间被定位或连接在该混合的数据/指令总线上。在此，该方法有利地如此来设计或该延迟单元如此来构造，使得作为访问正好写操作和读操作、或者仅写操作、以及在某些情况下仅读操作被延迟。因此，通过延迟至少一个计算机对相应连接在数据总线和/或指令总线上的第一和/或第二部件的写操作，可以防止错误的数据输出和/或指令输出、尤其是错误地写入到存储器中，使得尤其是对于整个系统来说不会出现前述的后果。
同样可以同时或专门延迟读操作，使得在针对双计算机系统的至少一个计算机输入数据和/或指令时也可以避免差错，因为一方面未被校验的数据和/或指令不被接受或者可能由于不协调的接受而产生系统差错。同时可以避免恢复时的问题。
在此，该延迟单元有利地包含尤其是具有可预先给定的或可设定的延迟的延迟元件以及转换组件，该转换组件尤其是作为多路复用组件并且在此合宜地作为安全的多路复用组件来实施。在此，该安全的多路复用组件如此来构造，使得设置有位转换单元，并且在访问延迟和访问不延迟之间通过控制信号、尤其是写/读信号或从中导出的信号来进行转换，该控制信号在检验单元、尤其是完全自检(TSC)的校验器中被检验，其中该控制信号首先被输送到该位转换单元，之后被输送到该检验单元。
在此，该延迟单元可以有利地如此来构造，使得它本身、尤其是通过该检验单元起识别差错的作用，也即被实现为识别差错，并输出另一个可用的、尤其是可用于差错处理的差错信号。
为了避免例如由写操作通过写正好有错误的数据和/或指令而触发的差错，该延迟单元有利地如此来构造，使得设置有变化信号，通过该变化信号将写操作改变为读操作，从而避免错误地写数据和/或指令。
因此，这种根据本发明的延迟单元或者这种根据本发明的用于延迟的方法可以同样被用于同步的、也即尤其是时钟同步的、以及用于非时钟同步的、也即非同步的双处理器系统或双计算机系统，以及被用在其它具有差错发现机制的计算机中，在这些计算机中在数据输出期间或在数据输出之后才能识别出差错，由此在数据输出时钟中不能及时提供差错信号以避免差错。因此可以在访问数据和/或指令时避免前述的差错，尤其可以保证涉及存储器访问的数据和/或指令不会由于双处理器或双计算机系统中的差错而被破坏。此外还可以避免在恢复双计算机系统时的所述困难。
其它优点和有利的扩展方案从实施例的说明以及权利要求
的特征得出。
在下文中借助附图中所示的图对本发明进行更详细的阐述。其中图1示出具有根据本发明的延迟单元的双计算机系统或双处理器系统。
在图2中示出了根据本发明的延迟单元的第一实施形式。
在图3中示出了根据本发明的延迟单元的第二实施形式。
最后图4示出根据本发明的延迟单元的多路复用组件、尤其是安全的多路复用器。
具体实施方式下面借助实施例来更详细地解释本发明。
图1示出一个双计算机系统，该双计算机系统具有第一计算机100、尤其是主计算机和第二计算机101、尤其是从计算机。整个系统在此以可预先给定的时钟或以可预先给定的时钟周期(clock cycle)CLK来驱动。通过计算机100的时钟输入端CLK1以及通过计算机101的时钟输入端CLK2将该时钟输入该系统。此外，在该双计算机系统中示例性地包含用于识别差错的特殊的特征，即第一计算机100以及第二计算机101以某一时间偏移、尤其是可预先给定的时间偏移或可预先给定的时钟偏移工作。在此，可以为时间偏移预先给定每一任意的时间，并且也可以针对时钟周期的偏移预先给定每一任意的时钟。这可以是整数个时钟周期(clock cycle)的偏移，但也可以正好如本实例中所示的那样是例如1.5个时钟周期的偏移，其中这里第一计算机100比第二计算机101正好早1.5个时钟周期工作或被驱动。通过这种偏移可以避免同步差错、所谓的common mode failure(共模差错)以相同方式干扰该计算机或处理器、也即该双核系统的核心，并且因此保持未识别。也即，这种同步差错涉及由于上述偏移而处于程序运行中的不同时刻的计算机，并且因此对两个计算机产生不同的影响，由此可以识别差错。在没有时钟偏移的情况下的同类的差错影响也许在比较中是不能识别的，这由此被避免。为了在双计算机系统中实现这种就时间或时钟而言的偏移、这里尤其是1.5个时钟周期的偏移，实现了偏移组件112至115。
为了识别前述的同步差错，该系统正好例如被设计用于以预先给定的时间偏移或时钟周期偏移、这里尤其是1.5个时钟周期的偏移工作，也即，在所述一个计算机、例如计算机100直接响应(ansprechen)部件、尤其是外部部件103和104时，第二计算机101相对于该计算机100以正好1.5个时钟周期的延迟工作。为了在这种情况下产生所期望的一个半周期延迟、也即1.5个时钟周期的延迟，在时钟输入端CLK2上向计算机101馈入反相时钟。但由此还必须把该计算机的前述端子、也即它的数据或指令在总线上延迟前述的时钟周期、也即这里尤其是1.5个时钟周期，为此正好如所述的那样设置有偏移或延迟组件112至115。除了所述两个计算机或处理器100和101外，还设置有部件103和104，这些部件通过由总线线路116A和116B和116C组成的总线116以及由总线线路117A和117B组成的总线117与所述两个计算机100和101相连接。117在此是指令总线，其中用117A来表示指令地址总线并用117B来表示子指令(数据)总线。该地址总线117A通过指令地址端子IA1(Instruction Adress 1)与计算机100连接，并通过指令地址端子IA2(Instruction Adress 2)与计算机101连接。指令本身通过该子指令总线117B传输，该子指令总线通过指令端子I1(Instruction1)与计算机100连接，并通过指令端子I2(Instruction 2)与计算机101连接。在由117A和117B组成的该指令总线117中，中间连接有部件103、例如指令存储器、尤其是安全的指令存储器或诸如此类的。尤其是作为指令存储器的这些部件在该实例中也利用时钟CLK来驱动。此外还用116示出了数据总线，该数据总线包含数据地址总线或数据地址线116A和数据总线或数据线116B。在此，116A、也即数据地址线通过数据地址端子DA1(Data Adress 1)与计算机100连接，并通过数据地址端子DA2(Data Adress 2)与计算机101连接。同样，数据总线或数据线116B通过数据端子DO1(Data Out 1)和数据端子DO2(Data Out 2)与计算机100以及计算机101连接。另外，数据总线线路116C也属于该数据总线116，该数据总线线路116C通过数据端子DI1(Data In 1)和数据端子DI2(Data In 2)分别与计算机100以及计算机101连接。在由线路116A、116B和116C组成的该数据总线116中，中间连接有部件104、例如数据存储器、尤其是安全的数据存储器或诸如此类的。这些部件104在该实例中也被提供时钟CLK。
在此，部件103和104代表通过数据总线和/或指令总线与双计算机系统的计算机相连接并且根据就写操作和/或读操作而言对双计算机系统的数据和/或指令的访问可能获得或输出错误的数据和/或指令的任意部件。虽然为了避免差错而设置有差错标识发生器105、106和107，这些差错标识发生器产生差错标识、例如奇偶校验位或其它的差错码、例如纠错码、也即ECC或诸如此类的。于是，为此还设置有相应的差错标识校验装置或校验装置108和109，以便检验相应的差错标识、也即例如奇偶校验位或诸如ECC之类的其它差错码。
关于双计算机系统中的冗余执行的数据和/或指令的比较在如图1中所示的比较器110和111中进行。但是如果现在在计算机100和101之间存在由不同步的双处理器系统引起的、或者在同步的双处理器系统中由同步差错引起的、或者如在该特殊实例中那样由用于差错识别所期望的时间或时钟周期偏移、这里尤其是1.5个时钟周期的偏移而引起的时间偏移、尤其是时钟或时钟周期偏移，那么一个计算机、这里尤其是计算机100可以以该时间或时钟偏移、但也可以相对于其它的用户或执行元件或传感器来读或写部件、尤其是外部部件、例如这里尤其是存储器103或104中的有错误的数据和/或指令。因此该计算机也可能由于该时钟偏移错误地执行写访问来代替规定的读访问。这种情况自然导致整个系统的差错，尤其是不能清楚地表明哪些数据和/或指令刚刚被错误地改变，由此还产生恢复问题。
为了解决该问题，现在如所示的那样将延迟单元102连接到数据总线的线路中和/或指令总线中。出于清楚起见的原因，仅示出了到数据总线中的连接。就指令总线而言，这自然同样是可以实现的并且可设想的。该延迟单元102或Delay Unit如此延迟访问、这里尤其是存储器访问，使得尤其在例如通过比较器110和111进行的差错识别中例如至少一直补偿可能的时间或时钟偏移，直到在该双计算机系统中产生差错信号、也即在该双计算机系统中执行了差错识别为止。在此可以实现不同的变型方案延迟写和读操作，仅延迟写操作，或者即使在也不是优选的时也延迟读操作。在此，可以通过变化信号、尤其是差错信号来将延迟的写操作转换为读操作，以便阻止错误的写。
在图2和3中示出了延迟单元102的不同的实施方式。延迟单元、也即Delay Unit 102的目的在于在所述时间偏移或时钟周期偏移的范围内对访问进行延迟，以便对该时间偏移或时钟周期偏移进行补偿，尤其是以便实现计算机100对部件、尤其是外部部件的写操作直至检验，以及因此实现相应的数据和/或指令或各个地址的正确性。在此该延迟单元也可以以这样的方式来实施，即该延迟单元识别其本身的差错并通过差错信号EO将该差错向外通知，这随后将再次借助图2和3来更详细地解释。
现在图2示出一个延迟单元，该延迟单元具有两个转换组件201和200、尤其是多路复用组件、延迟元件204和校验装置或检验装置203、尤其是TSC校验器。在此，该延迟单元由两个分支、即一个读分支和一个写分支组成，该读分支对应于多路复用器200的下面的输入路径(下面三个箭头)连同多路复用器201，该写分支也即多路复用器200的上面的输入路径(上面三个箭头)。也即，尤其当该延迟单元仅应延迟写操作时该延迟单元由两个路径组成，可以通过转换装置、尤其是多路复用器200在这两个路径之间进行转换。在一个路径中，数据和/或指令、在此DO1(Data Out 1)的数据、相应的地址、这里DA1(Data Adress 1)以及这里尤其附加地存储器控制信号MC(MemoryControl)无延迟地通过，在另一分支中这些数据通过该延迟元件204被延迟。两个路径之间的转换通过转换信号、尤其是写/读信号R/W或其反相、也即从中导出的信号反相R/W(＝R/W＝在图2至4中具有上划线的R/W)来进行。
在写分支、也即具有延迟元件204的分支中，在如前所述的预先给定的延迟为1.5个时钟周期的情况下，例如进行两个时钟周期的延迟，并且因此该延迟比所需的1.5个时钟周期的最小值要长，由此允许存储器以相同的时钟输入CLK被操作。也即所述延迟至少与所规定的时间偏移(这里为1.5个时钟周期)一样大，但也可以如在该实例中那样更大。为了建立一致性，所属的地址和控制信号同样被延迟。如所述的那样，这与对于指令总线来说可设想的一样对于数据总线(例如对于正好用DA1和DO1表示的数据总线)来说是可以实现的。因此，该图可以容易地转换到用于IA1的指令总线。
示例性地选择图2和3中的各个连接的位数，也即这里在该实例中推荐16位系统加上一个奇偶校验位(16位+1奇偶校验位＝17位)。在其它例如8、32、64位加奇偶校验位或更宽的差错标识的位宽上的传输在此可以毫无问题地进行并且根据本发明是可设想的。同样示例性地为存储器控制信号MC(Memory Control)选择4位。同样，数目5位由于附加地耦合输入的R/W反相位而可以例如被看作正好5位(4位+1R/W反相＝5位)。在转换组件200的下面的输入分支中(下面三个箭头和这里所包含的转换组件201)，所述延迟通过转换装置200被旁路、即绕过，通过转换信号(尤其通过采用写/读信号R/W或从中导出的反相R/W)来控制。在采用R/W(写/读信号)时，该信号通过反相元件205变为反相写/读信号。又对数据和/或指令(这里例如为数据)进行聚集的第二转换组件200、尤其是第二多路复用器同样通过该信号、尤其是该写/读信号R/W和与之反相的信号来控制。在此情况下有利的是，如下所述从被延迟的路径、也即在延迟元件204之后提取该信号。
因此，合宜的是，选择被延迟的写/读信号R/W以及由此反相的反相R/W(＝
R/W)，因为否则可能将启动访问、尤其是写访问，而不会在存在其它相关的信号之前实现这里例如两个时钟周期的所期望的延迟。这可能将在读和写访问之间转换时产生问题。如果例如直接在写访问(写操作)之后进行读访问(读操作)，那么被延迟的写访问和直接跟随其后的读访问必定被并行执行。也即在写操作和跟随其后的读操作之间应该没有正好两个时钟的间隔，或者在实现写操作和跟随其后的读操作之间这里为两个时钟周期的最小间隔时，可以更简单地实现。在写操作时，在转换组件200的输出端上出现写操作的持续时间的间隙。在该间隙期间，该转换组件200、也即多路复用器将激活读分支、也即多路复用器200的下面三个输入，其中该分支的未被延迟的数据或地址和控制信息总是还属于写操作。为了避免这些信息、也即前述的操作到达总线，设置有转换装置201，该转换装置在这种情况下在该等待时间存在期间给多路复用器200的下面的输入提供非关键的常数、如这里在图2中所示的无操作(No Operation)NO，直到多路复用器200可能转换到上面的三个输入路径、也即被延迟的路径并执行当前的写操作。
为了在这种情况下使接口相对于其它部件得到保障，信号数据地址DA1(Data Adress)、数据输出DO1(Data Out)和控制信号(MemoryControl)MC在该实例中分别通过简单的奇偶校验位来保护。该奇偶校验位通过指令总线的校验单元109或108来保护，其中由于在图1中未示出，所以该存储器控制信号MC通过附加的存储器校验器202来保护。信号MC的奇偶校验位同样通过延迟元件204如其余信号一样被延迟。因为每个信号种类DA1、DO1和MC的信号独立地在该延迟单元中被引导，所以这种简单的奇偶校验位能够实现相对于单个差错的足够的保护。在多重差错识别或多重差错的保护以及校正中可以如前所述采用更强大的差错标识。
因为用于控制转换单元的转换信号或变化信号、也即这里为写/读信号R/W执行特殊的作用，所以这些信号在一个特殊的实施方案中再次应当被具体地保护。这应当通过双轨码(也即在两个轨道上)直接在输入到该延迟单元中时进行，其中这将再次参照图4来更详细地描述。
可以通过路径DAE/DOE、206、207和208来实现附加的功能。对此，在诸如故障保护存储器的标准部件中有差错的情况下或者在写操作转换为读操作时，可以实现写操作的保护。双核的差错信号DAE/DOE作为双轨码存在。该双轨码被转换为单轨信号，更确切地说位于在这期间的时间偏移之前。这在比较组件206中进行，该比较组件尤其可以作为异或组件来实施。该异或元件206在此同时由多信号产生单信号。可选择的是，现在在延迟元件207中附加0.5个时钟周期的时间延迟，以便在该延迟单元中实现所得到的具有相应数据字的差错信号的时间校正。这是因为在我们的例子中该延迟单元根据延迟元件延迟2个时钟周期。于是如果把例如与门用作模块208，那么所述写/读信号R/W可以被屏蔽，以便阻断写访问，如结合模块208的布线所示的。
该DAE/DOE输入、也即来自计算机的差错信号同样可以如来自202的存储器控制信号MC的奇偶校验位以及转换装置201和202的转换或变化信号、也即尤其是所述写/读信号R/W以及从中导出的反相写/读信号(反相R/W)那样被输送至检验组件203(尤其是被构造为TSC校验器)，由此得到可用于进一步的差错处理的差错信号EO(ErrorOut)。如已经提及的那样，在图4中更详细地解释把写/读信号R/W和R/W用于多路复用器中的转换及其检验。
在按照图2的延迟单元中，按照实施方案现在在输出端上根据读操作或写操作得到未被延迟的或被延迟的数据地址信号DA1d(DataAddress delayed)、未被延迟的或被延迟的数据信号或数据输出信号DO1d(Data Out delayed)，以及在该特殊例子中当存储器组件被用作部件、尤其是外部部件时，获得存储器控制信号MCd(Memory Controldelayed)，该存储器控制信号同样是未被延迟的或延迟的。
图3现在在第二实施形式中再次示出一个延迟单元，其中该延迟单元如所示的那样也可以仅仅由转换组件或多路复用器200和两个分支来实施。在此情况下，在图2中仅使用第二多路复用器200，使得输入DA1、DO1和MC被直接输送至该第二多路复用器200。相同的输入如前所述已经通过延迟元件204被延迟，并同样被输送至该多路复用器200。在此，数据(也即这里为数据地址DA1、数据DO1和存储器控制信号MC)同时进入两个分支，其中写操作在未被延迟的路径中被转换为读操作。写操作向读操作的变化或转换同样可以通过写/读信号R/W或从中导出的R/W反相来实现。
另外，除了省略了第一多路复用器201的事实之外，该第二实施形式与第一实施形式可比较地来构造，由此附图标记和功能只要存在也就相同。例外是检验单元，因为该检验单元由于缺少多路复用器201而被输入较少的信号并且为此可以稍微不同地进行构造，因此这里用303来表示。但同样输出可进一步使用的在差错处理的范围内可用的差错信号EO。
尤其是在部件都被挂到公共总线上的Neumann体系结构中，仅延迟写操作是有利的。合宜地，在Neumann体系结构的范围内无延迟地进行指令存储器访问和读操作。
在该延迟单元中，作为转换组件或多路复用器可以使用按照图4的安全的多路复用器。在此情况下，数据通过差错识别码、这里例如奇偶校验位来保护，并且控制信号、也即转换或变化信号、这里尤其是写/读信号R/W和从中导出的反相写/读信号
R/W这里例如以双轨逻辑同样被保护。也即该R/W以及反相信号首先被输送至所述安全的多路复用器，并从那里被输送至检验单元、即TSC校验器203或303。在这些预先设定的情况下，涉及写/读信号的一条轨道的差错通过该检验单元TSC 203或303来检测，而单差错在多路复用电路中涉及简单的输出位并且因此可以通过奇偶校验来确定。也即，如前面所实现的数据和/或指令如在标准多路复用器中那样被转换，其中另外还有奇偶校验位或其它差错标识被转换。控制信号、也即转换或变化信号R/W和R/W反相首先被引导到用于各个位的所有转换器(这里在组件401至406中尤其被表示为与门)，其中同样向这些转换器输送相应的输入I10、I11、I20、I21至In0、In1。然后这些组件或者其来自401-406的输出信号分别如图4中所示的那样被汇总到组件407至409中。为此组件407-409尤其作为或门来实施。在此情况下，于是得到多路复用组件的输出O1、O2至On。图4中所示的结构仅仅是根据图2和3的多路复用组件的总结构的一部分，其中图2和图2具有在其中示例性示出的每个信号路径的17位或5位的位宽。也即，根据图2和3的两个多路复用组件201和200有利地以图4的形式来实施，以便如前所述能够识别错误转换的数据路径并简化差错识别。这样的差错不能通过单纯的奇偶校验来确定，因为只要不存在位翻转，错误的信号路径的数据也就具有正确的奇偶性。
该安全性分组通过保护通向部件、尤其对应于图1的103和104的外部部件的接口来封闭，其方式是如图1中已经示出的那样设置用于产生差错标识的差错标识单元105-107和用于检验所述差错标识的差错检校验单元108和109尤其是作为奇偶校验位校验器和奇偶校验位发生器。在此所产生的差错信号于是可以正好作为根据图2和图3的DAE/DOE信号、正好作为数据地址差错或数据输出差错如所述的那样也用在延迟组件中。
在安全的多路复用器中控制信号或转换或变化信号R/W和R/W反相首先被引导到用于单个位的所有转换器，然后才在TSC校验器中被校验，因此该多路复用器的使用可以通过检验控制信号来识别该控制信号中的差错，或者如果仅有一位被错误地转换，那么这通过要转换的数据的数据编码来识别。
因此，通过本发明，可以在双计算机系统的范围内以相对简单的方法实现安全性的显著提高。
权利要求
1.用于延迟具有差错发现机制的计算机系统的数据和/或指令访问的延迟单元(102)，其中所述延迟单元如此来构造，使得未被延迟的数据和/或指令访问与差错识别之间的持续时间被补偿。
2.用于延迟双计算机系统的数据和/或指令访问的延迟单元(102)，该双计算机系统具有第一计算机(100)和第二计算机(101)，其中所述第一和第二计算机以某一时间偏移工作，并且所述延迟单元如此来构造，使得该双计算机系统中的该时间偏移在访问数据和/或指令时在所述两个计算机中的至少一个中被补偿。
3.根据权利要求
1或2所述的延迟单元，其特征在于，通过所述第一计算机(100)的数据和/或指令与所述第二计算机(101)的数据和/或指令的比较来进行差错识别，其中所述延迟单元(102)如此来构造，使得所述延迟单元将双处理器系统的数据和/或指令访问一直延迟，直到执行了差错识别为止。
4.根据权利要求
1或2所述的延迟单元，其特征在于，所述双计算机系统通过数据总线(116)与至少一个第一部件(104)相连接，并且所述延迟单元(102)在所述双计算机系统的至少一个计算机(100)与所述至少一个第一部件(104)之间被定位在所述数据总线上。
5.根据权利要求
1或2所述的延迟单元，其特征在于，所述双计算机系统通过指令总线(117)与至少一个第二部件(103)相连接，并且所述延迟单元(102)在所述双计算机系统的至少一个计算机(100)与所述至少一个第二部件(103)之间被定位在所述指令总线上。
6.根据权利要求
1或2所述的延迟单元，其特征在于，所述双计算机系统通过混合的数据/指令总线与至少一个第三部件相连接，并且所述延迟单元在所述双计算机系统的至少一个计算机与所述至少一个第三部件之间被定位在所述混合的数据/指令总线上。
7.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元如此来构造，使得写操作和读操作作为访问被延迟。
8.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元如此来构造，使得仅有写操作作为访问被延迟。
9.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元如此来构造，使得仅有读操作作为访问被延迟。
10.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元包含延迟元件(204)和转换组件(200)。
11.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元如此来构造，使得所述延迟单元能够在访问延迟和访问不延迟之间转换。
12.根据权利要求
11所述的延迟单元，其特征在于，所述转换通过写/读信号(R/W)或从该写/读信号中导出的信号(反相R/W)来引入。
13.根据权利要求
1或2所述的延迟单元，其特征在于，所述延迟单元如此来构造，使得所述延迟单元本身是识别差错的。
14.根据权利要求
10所述的延迟单元，其特征在于，所述转换组件(200)作为安全的多路复用组件来实施。
15.根据权利要求
11和14所述的延迟单元，其特征在于，所述安全的多路复用组件如此来构造，使得设置有位转换单元(401，402)，并且通过控制信号(R/W)来进行转换，该控制信号在检验单元(TSC)中被检验，其中所述控制信号首先被输送给所述位转换单元，然后被输送给所述检验单元。
16.根据权利要求
1或2所述的延迟单元，其特征在于，所述访问作为写操作或读操作来构造，并且所述延迟单元如此来构造，使得设置有变化信号，通过该变化信号将写操作改变为读操作。
17.具有根据权利要求
1或2所述的延迟单元的双计算机系统。
18.用于延迟双计算机系统的数据和/或指令访问的方法，其中该双计算机系统具有第一计算机(100)和第二计算机(101)，其中所述第一和第二计算机以某一时间偏移工作，并且所述双计算机系统中的该时间偏移在访问数据和/或指令时在所述两个计算机中的至少一个中被补偿。
19.用于延迟计算机系统的数据和/或指令访问的方法，其中该计算机系统具有用于差错识别的差错发现机制，其特征在于，未被延迟的数据和/或指令访问与所述差错识别之间的持续时间被补偿。
专利摘要
公开了用于延迟双计算机系统的数据和/或指令访问的延迟单元(102)和方法，其中该双计算机系统具有第一计算机(100)和第二计算机(101)，其中该第一和第二计算机以某一时间偏移工作，并且该延迟单元如此来构造，使得双计算机系统中的该时间偏移在访问数据和/或指令时在这两个计算机的至少一个中被补偿，以及还公开了用于延迟具有用于识别差错的差错发现机制的、计算机系统的数据和/或指令访问的方法和延迟单元，其特征在于，补偿未延迟的数据和/或指令访问与差错识别之间的持续时间。
文档编号G06F11/16GK1993680SQ200580026668
公开日2007年7月4日 申请日期2005年8月3日
发明者B·米勒, W·哈特, T·科特克, A·施泰宁格尔 申请人:罗伯特·博世有限公司导出引文BiBTeX, EndNote, RefMan