由至少两个信息处理机组成的信息处理系统的制作方法

专利名称：由至少两个信息处理机组成的信息处理系统的制作方法
技术领域：
本发明涉及一种多个模块组成的信息处理系统，这些模块是以信息处理机和为各种外围设备用的局部总线为基础构成的。
本发明涉及由多个模块以及按同步数据分级(SDH)传输数据的多路转换器组成的远程通信设备。这些模块是以信息处理机和为各种外围设备用的局部总线为基础构成的。
在很多信息处理系统中，广泛地使用多个以信息处理机为基础的模块，以进行冗余信息处理或者分配信息处理，去提高系统的容量。例如，可将处理耗时函数转给一个特定的模块，或者在远程通信设备中，可使用专供设备管理用的第一模块，以及专供通信控制用的第二模块。
随之而来的问题就是要得到各种提供互相联通的模块。
申请人于1990年9月25日提出的法国专利申请No2667175公开了一种利用公共存储器把信息处理机引入通信的方法，存储器的接口由鉴别电路控制。
然而，目前商业上所能得到的各种鉴别电路只能用于动态控制，这就使得这种方法的应用领域受到控制。
本发明的目的在于提出一种由多个模块组成的信息处理系统，其中每个模块的各处理机都有可能寻访其它模块的所有外围设备。比如，动态和静态存储器、继电器、场致发光管、通信元件……。
因此，根据本发明而且恰如开头一段所确定的信息处理系统的特征在于，它包括互调总线，供作为两个模块之间的暂时链路，并经过至少一个两路缓冲级连至每个模块；其特征还在于，所述模块包括启动任何第一模块的信息处理机暂时成为任何第二模块局部总线的主控装置的设备。
当没有数据交换时，每个信息处理机都是独立的，并按自己的总线利用连到那里的数据源局部地工作。另一方面，在必须交换数据时，例如，当第一模块的信息处理机希望读第二模块的静态存储器时，所述第二模块暂时进入到备用方式，同时，所述第一模块成为所述第二模块局部总线的主控装置，第二模块经两路缓冲级和互调总线进入与所述第一模块的局部总线直接联系，以便发生数据交执这样，就暂时把所述第二模块的静态存储器看成为所述第一模块的信息处理机的外围设备。
参照以下所述的具体实施例，将更清楚地阐述本发明的这些以及其它方面。各附图为

图1利用图解法表示本发明系统的工作原理；图2以本发明的特定实施例详细表示两个模块间的相互关系；图3表示本发明的系统中所采用的局部模块(局部总线、两路缓冲级、自动机和互调总线)；图4表示所述自动机的工作图；图5表示图4所示工作图的细部；图6利用图解法表示本发明远程通信装置的一实例；图7利用图解法表示如图6所示的装置中所采用模块的一个实例。
图1是以两个模块10和20为基础的本发明系统的图解表示，每个模块都由信息处理机和用于各种外围设备的局部总线构成(以下为了叙述的简单，将只描述两个模块的互相联系，但这种选择并非限定性的)。
按照图1，模块10包括信息处理机11和局部总线12，该总线一方面用于外围设备13，另一方面用于存储器15。该总线12经两路缓冲级30连到互调总线40，而两路缓冲级30由与局部总线12并与互调总线40交换数据的自动机31控制。类似地，模块20包括信息处理机21的局部总线22，该总线一方面用于外围设备23，另一方面用于存储器25。该总线22经两路缓冲级50送到互调总线40，而两路缓冲级50由与局部总线22并与互调总线40交换数据的自动机51控制。
当模块20企图寻访另一模块(如模块10)的外围设备时，自动机31暂时将信息处理机11与总线12分开，以支持信息处理机21，同时经两路缓冲级30和50使总线12和22进入直接联系，从而模块10的外围设备表现为模块20的附加外围设备，并可以发生数据交换。另一方面，在设有数据交换时，每个信息处理机都作为局部的处理机而以其总线独立工作，并寻访接到它自己总线的外围设备。
在本发明的优选实施例中，每个模块还包括一个专门的外围设备(分别为60、70)，它们可以分别通过控制信息处理机11和21，经过一个被称为存取DMA的入口传送信息流。本实施例的优点在于，它能做到经一单址将多路信息信号传送到远程局部总线，并因此能够限制在整个循环期间由占据局部总线机制产生的成分。这样，每个局部总线或者可由局部的处理机使用，或者可由远程处理机所使用，或者可由专用的DMA入口的局部外围设备或远程外围设备所使用。
图2表示两个相同的模块10和20之间的相互联系，其中模块10将进一步参照图3来描述。
在现在将要描述的这个实施例中，信息处理机11和21均属MotoRola68000系列。
按照图2，利用构成互调总线40的一组线将模块10和20连接起来。线ACC给每个模块的两路缓冲级30和50产生启动信号或释放信号。线A0-A23传送主信息处理机的地址编码。或D0-D15使两个模块之间能够交换数据编码。控制线CTR传送三条线一条线R/WN是以读或者写方式的入口类型为特征，并能够拟出两路数据缓冲级的方向，还有两条线UDSN和LDSN(上数据选通非门和下数据选通非门)，它们确定16数据位中间的有效位。线DMA表示现行循环是否形成DMA入口。两条线CS10和CS20一方面被连在模块10的CS-EM端与模块20的CS-REC端之间，另一方面被连在模块20的CS-EM端与模块10的CS-REC端之间，用以传送占据两个模块之间的一条总线的请求信号。两条线DTACK10和DTACK20(数据传输应答)的一方面被连在模块10的DTACK-EXT端与模块20的DTACKN-LOC端之间，另一方面被连在模块20的DTACK-EXT端与模块10的DTACKN-LOC端之间，用以传送二模块之间的循环结束信号。最后，两条线INT10和INT20一方面被连在模块10的INT-EM端与模块20的INT-REM端之间，另一方面被连在模块20的INT-EM端与模块10的INT-REC端之间，用以传送二模块之间的中断信号。
图3表示模块10的要素，也就是自动机31，它在本实施例中是Altera制造的EP910和EPL7032；两路缓冲级30，它由两路地址缓冲级32和两路数柚缓冲级33，每一个都是由Philips半导体制造的组件74ABT245为基础的；以及局部总线12和互调总线40所构成。图7给出一个模块实例的总体图。
开关31具有以下将信号传给局部总线或从局部总线接收信号的线端拟从信息处理机接收表示数据传送已完成的信号的DATCKN-LOC端；拟接表示信息处理机将在现行循环结束时断开总线的信号的输入端BGN(总线允许非)；拟向信息处理机11传送信号的输出端BRN(总线请求非门)，这里的信号表示另一个信息处理机希望成为局部总线12的主控；所述的处理机等待信号，以便启动，而局部总线12拟过断开。
输出端BERRN(总线错误非门)和输出端HALTN各产生一个信号，在现行循环有问题时，这些信号一起被用来给信息处理机产生一个重算循环。
信号的输入/输出端BGACKN(总线允许应答非门)，在主控模块(本例中的模块20)中，该信号被用来指示专用外围设备(例如60)，它是局部总线22的主控，并使用DMA入口；而在从属模块(本例中的模块10)中，该信号被用来指示自动机31占据该局部总线12。
表示总线上存在有效地址的信号的输入/输出端ASN(地址选通非门)，这可形成一个指示循环开始的信号。
拟接收表示是否与读或写循环有关的信号的输入端R/WN(读/写非门)。
自动机31还具有线端DMA和ACC，与互调总线相同名称的相关引线被连到此二端，它还有线端CS-REC，它被连到与模块10相同名称的相关线端。
线端CS-EM接收占据局部总线的请求信号，并与模块10相同名称的相关线相连；在这里所描述的实施例中，将存储器做成多个区域，每个区都被指定给一个给定的外围设备。于是，该信息来自地址译码器80，该译码器的输入端接受线A0-A23，而在其输出端选择有关的外围设备。于是，线端CS-EM被连到该地址译码器的输出端，相当于模块20的外围设备。
线端DIR-BUF-DO与两路数据缓冲级33相连，并产生一个信号，使之能够根据模块的状态(主控或从属)以及入口的类型(读方式或写方式)选择该两路数据缓冲级的方向。
线端DIR-BUF-AD与两路地址缓冲级32相连，还与电路34相连(该电路的作用下面将予说明)；这个线端还产生一个信号，使之能够根据模块的状态(主控或从属)选择该两路地址缓冲级的方向。
线端DTACK-ACK经电路35连到模块10的DTACK-EXT端，该电路的作用下面将予描述。
线端SLOT指示两个模块中的哪一个具有在先于二者中另一个的次序实际上，当两个模块中的每一个经连接片连到互调总线时，其优先顺序在本实施例中由所述连接片号(0或1)所表示。
两路数据缓冲级33有以下线端线端ENN连到自动机31的ACC端，用以接收启动信号或释放信号。
分别被称为线端A和线端B的两组16个线端，其中线端A连至局部总线，线端B连至互调总线，而且它们拟用于接收数据(实际上，所用的元件74ABT245只有每组8个线端的两组线端，本两路缓冲级实际就是由两个74ABT245元件构成的)。
线端DIR进到自动机31的DIR-BUF-DO端，并能够选择该两路缓冲级的动作方向，当它接收的信号是启动信号时，该两路缓冲级就从其线端A向其线端B传送数据，而当它接收的信号是非启动信号时，则反之。
两路地址缓冲级32具有如下的线端线端ENN连到自动机31的ACC端，以接收启动信号或释放信号。
分别被称为线A和B的两组27个线端，其中线端A被连到局部总线，线端B被连到互调总线。前20个线端供接受前20条地址线A0至A19，接下去的三个线端供接受由电路34产生的四条地址线A20至A23，最后的三个线端供接收控制信号R/WN、UDSN和LDSN用，这三个信号是以入口类型为特点的，并确定16数据位中的有效位。
线端DIR被连到自动机31的DIR-BUF-AD端，并能够选择该两路缓冲级的动作方向，以致当它接收的信号是启动信号的时候，该两路缓冲级从其线端A向其线端B传送数据，而当它接收的信号是非启动信号时，则反之。
实际上，该两路缓冲级是围绕着74ABT245门电路构成的。电路34能够实现每个事件一个动作。它由两个门电路341和342构成每个门电路都有四个输入端和四个输出端，还有一个控制端ENN。门电路342的四个输入端以及门电路341的四个输入端均被连到两路地址缓冲级32的A20-A23端。门电路341的四个输入端连到寄存器343，这个寄存器产生四个地址位A20至A23，它们确定一次1M字节的事件，另外该门电路的控制端ENN经倒相器344连到开关31的DIR-BUF-AD端。这样，当该模块处于″主控″状态时，此门电路341即被启动。门电路342的输出端连到局部总线，而其控制端直接连到自动机31的DIR-BIF-AD端。因而，在该模块处于″从属″状态时，该门电路342即被启动。
实际上，门电路341和342都是以Philips Semiconductors生产的74F244为基础实现的。
电路35能够控制周期的结束。它由具有输入、控制和输出的三态门为基础而构成，其输入端接地，控制端接到自动机31的DTACK-ACK端，而输出端接到模块10的DTACK-EXT端。这样，当该模块处在″从属″状态时，一旦控制端DTACK-ACK换到主动态，信号DTACK-EXT被启动，就能以简单的方式，将由与自动机(DTACKN-LOC)有关的外围设备引起的局部消除状态和由与互调总线有关的自动机引起的外部消除状态分离开。事实上，局部清除需要利用特殊的机制，即对从属的模块分开控制读周期和写周期在写周期内，为保证数据采样，必须把局部周期放在一端。随后在互调总线上只有周期结束信号被传送。另一方面，在读周期内，将要读的数据保持在局部总线上，直至外部清除。
最后，模块10的INT-REC端被连到信息处理机11的中断控制端，而INT-EM端被连到译码器80的输出端，于是将一给定的地址用在中断转换上。
当模块10处在从属状态时，这就要对照图4的流程图描述自动机31的工作情况。以下将按信号送到自动机31的接线端一样的名称来给信号以名称。
自动机的停止状态(未请求访问局部总线)是由以下值表征的状态GLOBGACKN＝HZASN＝HZDTACKN-LOC＝1HALTN＝1BERRN＝1这里HZ表示高阻抗的未启动态，值1对应于未启动态，值0对应于启动态。
当该自动机收到要访问它的局部总线3的请求时(CSREC＝0)，可以分为三种情况第一种情况如果CS-EM＝0且SLOT＝1，两个模块之间存在一个冲突，使每个模块都有一个要访问远程模块的局部总线的请求。信号SLOT能够确定模块10的优先。在本实施例中，将由槽0所连接的模块10看作对于由槽1所连接的模块优先。当SLOT＝1时，模块10没有优先，同时自动机31通过GL1态，以消解该冲突。
第二种情况如果CS-EM＝0且SLOT＝0，模块10有优先，自动机31等待冲突情况的消失，也就是说，信号CS-REC过的未启动态(CS-REC＝1)。
第三种情况如果CS-EM＝1，模块10未被请求寻访总线22，只要总线12是空的，该自动就变到GL4态，也就是说，一旦BGN＝0，则BGACKN＝1且ASN＝1。
在GL1状态下，该自动机执行重算周期。这种情况由以下各值来表征BGACKN＝HZASN＝HZDTACKN-LOC＝1HALTN＝0BERRN＝0信号BERRN表示信息处理机对现行周期存在问题，同时它与信号HALTN配合，请求重算。当CS-EM＝1时，自动机变至GL3态。
GL3态对应于重算周期的结束，并由下述各值来表征BGACKN＝HZASN＝HZDTACKN-LOC＝1HALTN＝0BERRN＝0自动机显然重新回到停止状态GL0。
GL4态对应于由模块20占据局部总线12(BRN＝CS-REC)，并由以下值表征BGACKN＝0ASN＝1DTACKN-LOC＝1BERRN＝1HALTN＝1于是，自动机保持在备用状态，直至两路地址缓冲级和两路数据缓冲级被启动。下面将参照图5的流程图说明该二两路缓冲级的启动。这些缓冲级的启动状态由以下值来表征ACC＝0DIR-BUR-AD＝0DIR-BIF-DO＝R/WN如果CS-REN＝0，自动转到GL5态，两个缓冲级即从该态即时被启动。另一方面，如果CS-REN＝1，而且若DMA＝1(也即，如果现行周期不成为DMA寻访的要素)，该自动机返回GL0态。最后，在DMA周期内，两个传送之间可有CS-REC＝1和DMA＝0。在这种情况下，该自动机保持在备用方式下，直至CS-REC＝0。
状态GL5对应于寻访局部总线，并以下述值表征之
BGACKN＝0ASN＝0DTACKN-LOC＝1BERRN＝1HALTN＝1周期的开始是这样被启动的地址信号和控制信号均被调制，寻址外围设备被设备被选择，致使如果与读周期有关，则将数据加给总线，而若与写周期有关，则数据被调制。与外围设备传送一个周期结束信号(DTACKN-LOC＝0)时，如果CS-REC＝1，自动机变为GL8态，如果CS-REC＝0且R/WN＝0，自动机变为GL6态，而若CS-REC＝0且R/WN＝1，则自动机变为GL7态。
状态GL6对应于读周期，并由下述值表征BGACKN＝0ASN＝0DTACKN-LOC＝0BERRN＝1HALTN＝1在这种情况下，自动机将一清除信号传给模块20(DTACK-ACK＝0)，并把数据保持在局部总线(ASN＝0)上。继而，当收到信号CS-REC＝1时，自动机变至GL8态。
状态GL7对应写周期，并由下述值表值
BGACKN＝0ASN＝1DTACKN-LOC＝0BERRN＝1HALTN＝1在这种情况下，只有在为了能写入数据而将一周期结束信号(ASN＝1)传送给外围设备以后，自动机才把一清除信号传给模块20。此后，当收到信号CS-REC＝1时，自动机才变为GL8态。状态GL8由下述值表述BGACKN＝0ASN＝1DTACKN-LOC＝1BERRN＝1HALTN＝1这个状态对应于交互调制寻访周期结束，等待两路地址缓冲级和两路数据缓冲级的释放。这种释放状态将以图5描述，它是由以下的值表征的ACC＝1DIR-BUF-AD＝1DIR-BUF-DO＝1
当达到释放状态时，如果DMA＝1(正在运行的周期不会成为DMA寻访的角色)，自动机变到GLO态。另一方面，如果DMA＝0，它变到GL4态。
以下对照图5描述启动两路地址缓冲级和两路数据缓冲级，以及释放它们的机制。
状态EMO对应于停止态，这时该变换等待局部总线的占有(GL4态)。此状态由下述值表征ACC＝1DIR-BUF-AD＝1DIR-BUF-DO＝1各缓冲级被朝外指向。当自动机处于GL4态且收到信号CS-REC＝0时，它变到EM1态。
状态EM1由各缓冲级朝内指向构成。由此，该态由下述值表征ACC＝0DIR-BUF-AD＝0DIR-BUF-DO＝0当自动机处于GL4状态且收到信号CS-REC＝0时，它变到EM3态。另一方面，如果它收到信号CS-REC＝1，则回到EMO态。
状态EM2由启动各缓冲级构成。它由下述值表征
ACC＝0DIR-BUF-AD＝0DIR-BUF-DO＝0当自动机处于GL4状态且收到信号CS-REC＝0时，它变到EM3态。另一方面，如果它收到信号CS-REC＝1，则回到EMO态。
状态EM3由根据信号R/WM而指向两路数据缓冲级，并随之而等待局部寻访结束构成。这样，它由下述值表征ACC＝0DIR-BUF-AD＝0DIR-BUF-DO＝R/WN一旦自动机收到信号CS-REC＝1，就回到EMO态。
重要的是要说明这种自动机的校正操作，必须(例如通过触发电路)再同步来自模块20并由模块10接收的信号CS-REC和DTACK-LOC。
此外，刚刚说过的模块由MotoRola68032信息处理机构成是很方便的。这种以MotoRola68000信息处理机为基础的信息处理机具有综合诸如地址译码器、专用于DMA寻访之外围设备……等多种功能的优点。
图6表示同步分级式的数据多路调制器，它采用如上所述的信息处理系统。在″The journal Commutation and Transmission″1992年第1期出版的N.Dupre La Tour，Y.Guedes in B.Salle的文章″The ADM 155 and thd Setting up of Synchronous accessnetworks″中，对这种设备已有描述。
按照图6，这种设备90包括两个模块100和200，它们具有STM1接口，主要作用是包化和逆包化它们按135兆比特/秒传输方式接收或传送的信号。
多个模块300，每个都有2兆比特/秒的接口，而且其作用是用来将在2兆比特/秒条件下收到的数据包化成同步排码。
至少一个传送模块400，其作用是要在STM-1接口之间转接低级虚拟路径。
两个管理模块10和20，它们由互调总线40连接起来，其作用是要控制设备的配置、报警和通信质量，各信息处理机在两个模块之间被分治。这两个管理模块还具有一个V24型接口(指PC)，用以接到本地站，一方面保证设备的管理，另一方面也保证对集合网络管理系统的连接，该二模块还有接口Q3，接到Ethernet型局部地原网络；还有一接口Q2，接到X25型网络，以及线ECC(嵌入式通信通道)，用于连到设备相邻部件的管理卡。这两个管理模块还有一V24型接口，接到设备内所带的总线600，用以保证刚才提到的各模块之间的通信。
图7表示模块10的细节。它包括一组由Motorola68000系列的信息处理机构成的微处理机11，该微处理机11有一接口Q2，接至X25型的网络，还有至少一个接口ECC，接至设备其它部件的管理模件，此微处理机被接至局部总线12。由可编程序只读存储器(EPROM)701、辅助存储器702和动态存储器703构成所述模块的外围设备，并且如图3电路的总体704一样被接到局部总线，控制对互调总线40的寻访。局部总线还与控制电路705相连，为的是以一Q3型接口接到Ethernet型局部区域网络；还与控制电路706相连，为的是以一V24型接口接到一本地计算机，以保证设备的控制；还与控制电路707相连，为的是寻访设备的内总线600。
毋庸置疑，对刚刚提到的这个实施例可提出多种变动。DMA外围设备60和70对于本发明的工作过程而言并非必不可少的；不过，它们确能使系统的特征得到改善。
同样地，本发明已经描述了一种机制，按照这种机制，各种模块优先要考虑的在于连接槽数的函数，通过这些槽，使得各模块被连在一起。这种机制为仪器提供了特别简单的优点，但其它的机构也可被采用，比如链接优先机制(这种选先考虑是通过以每一种的冲突转到一不同的模块而给出的)，或者一种链接优先的机制(将各模块按优先的次序链接，而且每个模块都有一条输入优称的线，该线产生一个信号，指明是否存在一个具有较高的优先启动的模块；每个模块还有一条输出优先的线，它产生一个信号，指明该模块是否具有较高优先的启动模块)。当系统是由较大数目的模块组成时，后一种机制就是特别感兴趣的。
最后，显而易见的是，本发明可被用于任何类型的信息处理机，而不管其总线的尺寸如何。
权利要求
1.一种信息处理系统，它包括多个以信息处理机(11；21)为基础构成的模块(10；20)和多条用于各种外围设备(13、15； 23、25)的局部总线(12；22)，其特征在于它还包括拟用作两个模块(10；20)之间暂时链路的互调总线(40)，所说的模块(10；20)包括启动任何第一模块(10；20)的信息处理机，使之暂时成为任何第二模块(20；10)的局部总线(22；12)的主控装置，以便对所述第二模块(20；10)的外围设备(23，25；13，15)具有直接存取的机构。
2.一种如权利要求1所述的系统，其特征在于每个模块(10；20)都包括当它自己的局部总线(12；22)上存上一个与所述第一模块(20；10)的外围设备(23，25；13，15)的地址相对应的地址时，有一个发出寻访另一模块(20；10)的局部总线(22；12)的请求信号的机构，还包括它自己的局部总线的管理自动机。
3.一种如权利要求1或2之一所述的系统，其特征在于所述模块(10；20)是相同的。
4.一种如权利要求1至3中之一所述的系统，其特征在于至少一个模块(10；20)包括用以代替所述模块(10；20)之信息处理机(11；21)的专用外围设备(60；70)，以实现信息流的传送。
5.一种如权利要求4所述的系统，其特征在于它包括用来把总线(12； 22)分配给具有最高优先的模块(10；20)的冲突管理机构。
6.一种如权利要求5所述的系统，其特征在于每一个经一连接槽被接到互调总线(40)的模块(10；20)，其优先程度是所述连接槽数目的函数。
7.一种远程通信设备(90)，它包括多个模块(10；20)，它们都是由信息处理机(11；21)构成的，还包括多个供各种外围设备(13，15；23，25)用的局部总线(12，22)，其特征在于它还包括互调总线(40)，以用作两个模块(10；20)之间的暂时链路，并经过至少一个两路缓冲级(30；50)连接每个模块，每个模块都具有启动第一模块的信息处理机暂时成为第二模块的局部总线的主控装置，以便对所述第二模块的外围设备有直接寻访的机构。
全文摘要
一种信息处理系统，包括至少两个的信息处理机(11，21)为基础的模块(10，20)，这就使得能够在主控模块(10；20)与从属模块(20，10)之间建立一条暂时链路，以便主控模块可以具有对从属模块所有外围设备(25，23；15，13)的直接寻访。
文档编号G06F15/17GK1131765SQ9512032
公开日1996年9月25日 申请日期1995年10月26日 优先权日1994年10月26日
发明者A·卡比雷 申请人:菲利浦电子有限公司