专利名称：时钟控制系统和方法
技术领域：
本发明涉及时钟控制系统和方法，更具体地，是涉及使用低频控制信号来控制高频时钟信号。
本发明的背景和概要多种数据处理应用项目使用了以同步工作模式一起运行的多个并行处理器。同步运行的并行处理器提供了系统的冗余度，因而也给出了高可靠度。如果一个处理器失效，则另一个处理器可继续以独立工作模式执行系统控制操作。当有故障的处理器被修复时，它可以被接回到在线工作状态，继续进行并行同步工作。为了进行独立工作，每个处理器必须具有其各自的振荡器或时钟。然而，在同步工作时，每一时刻只使用一个处理器时钟，以提供并行处理器实际上所使用的时钟信号。即使在处理器之间有某些相位延迟，例如一个处理器比另一个处理器提前N个时钟信号工作，但使用同一个时钟信号来驱动并行处理器能确保同步运行。
在两个并行处理器A和B的例子中，有几种处理器必须能运行于其中的工作状态或工作模式。首先，处理器A和B并行地和同步地运行，处理器A作为“执行”处理器运行，这是指它比“备用”处理器B提前N个周期运行。在执行处理器A中的时钟振荡器提供驱动处理器A和处理器B的时钟信号。在处理器B中的时钟振荡器处在备用状态，意思是当前它未在使用，但如有需要，它可被使用，即进行时钟切换。第二，处理器A和B并行地和同步地运行，处理器B作为执行处理器运行，这是指它比处理器A提前N个时钟周期运行。因此，执行处理器B中的振荡器提供时钟信号给这两个处理器。第三，处理器A和B处在“独立”模式或状态时必须能通过使用各自的振荡器独立于其它的处理器而运行。
不管工作的模式如何，希望两个处理器在这三个状态的每个状态之间尽可能有效和尽可能快地转移，使得处理器所控制的系统受到的影响减到最小。例如，当在如上面所述的第一和第二并行同步状态之间进行转移时，这时两个处理器必须切换到运用处理器B的时钟信号而不用处理器A的时钟信号。另外，先前比处理器A落后N个周期的处理器B现在必须比处理器B提前N个周期工作。为了使系统影响最小，转移应当在没有错误和以最小的延迟的情况下进行。
对于这样的状态转移的另一个问题是，并行处理器使用高频时钟信号来运行，该时钟信号可能比用来控制对于在处理器的各种工作状态之间的转移所必须的时钟切换的控制信号快得多。例如，这样的状态转移控制信号可以由使用分立的逻辑电路或以相对较低的频率为时钟的其它硬件实现的“状态机”产生。这样，附加的困难是，驱动并行处理器A和B的高得多的频率时钟输出和用于实行时钟切换转移的低得多的频率的状态控制信号实现同步。这种同步过程应当非常快速地发生(例如，几纳秒(ns)的量级，或者如有可能还更小)，以便使完成各种时钟切换过渡所需要的时间成为最小。
发明概述本发明提供了用于有效地和精确地控制在并行器件之间的时钟切换操作的方法和设备。而且，本发明藉使用相对较低速的控制信号来完成这种在高速时钟之间的时钟切换操作。
第一和第二时钟信号以第一频率被产生，而时钟选择信号以第二较低的频率被产生。较低的频率的时钟选择信号和第一频率的时钟信号同步，然后被用来选择各时钟信号中的一个信号。有利之处在于，本发明使较低的时钟选择信号以几纳秒(ns)或更小的时间来与较快的时钟信号同步。
本发明描述了用于以多种模式运行第一和第二并行处理器的示例性方法。每个处理器包括其各自独立的高速时钟，它们可被选择性地连接以便给两个处理器提供高速时钟信号。每个处理器还包括其各自的时钟切换电路，用于选择哪个高速时钟信号作为在特定模式/状态下的该处理器实际上的时钟。开始，可能指定第一处理器提供高速时钟信号给第一和第二处理器，使用第一处理器的时钟而使第一和第二处理器同步运行。当工作模式改变时，控制信号被同时提供给在两个处理器中的时钟切换电路，以表明需要执行时钟切换操作，例如要由第二处理器而不是第一处理器提供高速时钟信号。控制信号在每个处理器的时钟切换电路中以比高速时钟信号慢得多的速度被处理。产生出了较慢速的时钟选择信号，它选择来自第二处理器的高速时钟信号以同时作为两个处理器的时钟。
按照本发明的设备包括提供第一频率时钟信号的第一和第二时钟。电子电路以比第一频率低的第二频率工作，产生该第二频率的时钟选择信号。同步电路使较低频率的时钟选择信号和第一频率时钟信号同步。同步的较低频率的时钟选择信号选择第一和第二时钟中的一个时钟。第一和第二时钟可以存在于能以多种模式(例如，并行同步模式和异步独立模式)运行的各自的第一和第二处理器中。每个处理器也包括以第二频率工作并产生时钟选择信号的电子电路，该时钟选择信号响应于工作模式的改变而选择其中的一个时钟以作为两个处理器的或其中之一的时钟。处理器中的一个被指派为时钟控制处理器，另一个处理器被指派为时钟跟随处理器，它的运行比时钟控制处理器落后N个时钟周期。响应于模式改变，电子电路指派“另一个”处理器为时钟控制处理器，这样，原来这个处理器就成为时钟跟随处理器。
附图简述属于本发明的特点的新颖的特征在附属权利要求书中被阐述。通过参考以下的对优选实施例的说明并结合附图阅读时，可以很好地理解这些特征以及其它特征和优点，其中
图1是可以应用本发明的数据处理系统的功能方框图；图2是可以被用于本发明的示例性实施例中的具体时钟切换电路的功能方框图；图3是图2所示的状态逻辑阵列的功能方框图；图4(a)-4(c)是说明按照各种不同状态转换的各种时钟信号和时钟切换控制信号的时序图；图5是说明各种不同状态的示例的状态图；这些状态可以是并行处理器所具有的状态和在其间进行转移的状态；以及图6是用来说明对于图5的状态图中所示的每个状态的相应的状态控制信号的表。
实施例的详细说明在以下说明中，为了解释而不是限制，阐述了特定细节，例如具体电路、电路元件、接口、技术等，以便提供对本发明的透彻的了解。然而，本领域的技术人员将会看到，本发明可以被做成不同于这些特定细节的其它实施例。在其它的情况下，对熟知的方法、器件和电路的详细描述被省略，以便不至于以不必要的细节妨碍对本发明的描述。
图1说明本发明的一个具体示例性的应用。一个适合于控制例如电话网的数据处理系统10包括中央处理器12，它控制几个局部的处理器20，22和24，它们又控制多个电话网的运行，例如呼叫建立、定路由等。中央处理器必须以非常快的速度工作，以便使电话交换容量最大化，但也必须可靠地工作，以提供连续不断的网络运行。为确保可靠性，计算机16和18并行地和同步地运行，为了说明，这两台计算机分别被称为计算机A和计算机B。计算机16和18共同在公共总线30上通信，并通过专用总线32和34与局部处理器20-24通信。这两个计算机都包括分别表示为26和28的中央处理单元(CPU)、存储器和时钟电路。每个计算机上的时钟电路包括一个独立于另外计算机的振荡器工作的振荡器，以产生高频时钟信号，例如，40MHz时钟信号。
时钟信号A和B被提供给两个计算机。例如计算机A中的振荡器提供时钟信号A给计算机A中的CPU以及提供时钟信号A给计算机B中的时钟电路28。计算机B被类似地配置。监控或维护处理器(MP)14包括其自己的时钟15，例如它可以是以相对较低的时钟速度，例如16MHz工作的价格不贵的微处理器。通过利用来自维护处理器(MP)的控制信号，两组时钟电路26和28并行地确定计算机的模式或状态、以及哪个时钟信号将被选择来运行计算机A和B。
在正常工作模式中，计算机A和计算机B以并行同步方式运行，从而提供对局部处理器20-24的冗余和可靠的控制。两个计算机并行地执行相同的操作序列。在优选的实施例中，两个计算机同时但时间上有一点偏差地执行同一个指令，尽管这并非是必要的。也就是，一个计算机比另一个计算机提前N个时钟周期运行，N的适当值是例如4个时钟周期。在同步运行时，两个计算机使用由其中一个计算机产生的同一个时钟信号。基于来自维护处理器14的控制信号，两个计算机中的时钟电路26和28确定哪个计算机的时钟信号将被用来作为两个计算机的时钟。为方便起见，其时钟/振荡器被选择用来提供时钟信号给两个计算机的计算机有时被称为时钟控制计算机或“执行”计算机。
维护处理器14监督计算机A和B的运行，并产生状态控制信号来确定计算机的特定工作模式/状态。如果计算机正在以并行同步模式运行，那么备用计算机对由执行计算机产生的输出(例如运算数)实现缓存。来自执行计算机的输出被延时N个周期，并和来自备用计算机的输出进行比较。如果有不一致，那么维护处理器14从备用计算机接收到出错信号，并可以作出结论，即有一台计算机出现故障，发送适当的控制信号给两个计算机的时钟电路26和28以停止有故障的计算机，并把仍在工作的计算机的工作状态切换为独立工作状态/模式。在这种情况下，独立运行的计算机这时必须依靠它自己的时钟信号运行。当有故障的计算机被修复时，它被接回到联机状态，维护处理器14发送适当的控制信号给两个计算机的时钟电路26和28，以把它们接回到并行同步运行。为了执行这后一状态转移，在独立运行的计算机中的当前运行的时钟停止一段预定的延迟时间，然后这时正在执行的计算机中的时钟重新起动，使时钟信号提供给另一个计算机。由于两个计算机使用同一个时钟信号而同时进行定时，所以达到了同步运行。而且，执行计算机通过总线30传送微指令地址和运算数给备用计算机，后者缓存这些N个时钟周期，然后在更新模式期间执行它们。这样，计算机被接成同步运行，执行计算机比备用计算机提前N个周期。
藉助于本发明，这些种状态转移可在非常短的时间内完成，而仍旧达到可靠的高速同步运行。每个计算机的时钟电路以比第一频率低的第二频率运行，并产生时钟选择信号，用来选择来自第一和第二处理器的两个时钟之一作为两个计算机的时钟。响应于来自维护处理器14的表示改变模式的控制信号，每个计算机中的时钟电路产生该较低频率的时钟切换控制信号。较低频率的时钟信号以极短的再定时延时而被再定时，使得它们能和第一频率时钟信号同步。结果，在高频时钟之间的时钟切换操作能在最小的假信号(glitch)下发生，而不管时钟选择控制信号是以比高频时钟信号低的频率产生的这样一个事实。
在另一个更详细的示例实施例中，图2说明了计算机A16的时钟电路26的硬件实施例。时钟电路B基本上是一样的。当然，其它的硬件和软件实现也可采用。时钟电路的主要用途是选择其中的一个高频时钟，并以最小的时钟切换延时来提供高频时钟信号给两个计算机。
时钟电路包括振荡器50，用于产生相对较高频率(f1)的时钟信号，以便作为一个或两个在高速下运行的计算机的时钟。在一个并非是限制的例子中，f1是40MHz。时钟分频器52和时钟选择器72被连到振荡器50。时钟分频器52包括一个倒相输入端51，它产生180°反相的较低频率(f2)的信号，其频率是f1的整数倍(例如，f1被除以2以产生20MHz的f2)。由计算机B来的，与f1相似的时钟信号输出在倒相器53中被倒相，并输入到时钟选择器72。时钟选择器基本上是高速多路复用器，它根据状态号S1-S3从两个计算机接收到的时钟信号中选择其中的一个时钟信号。这样的多路复用器可以用三个NAND门(非门)74，76和78以及一个AND门(与与门)80来构成。
状态逻辑阵列56接收来自维护处理器14的模式确定控制信号以及可能来自时钟电路内部的其它控制信号。由于本发明，状态逻辑阵列56可使用相对功耗较低和价格不贵的并以慢得多的时钟运行的集成逻辑电路来构成。例如，阵列56可由采用熟知的晶体管-晶体管逻辑(TTL)集成电路的CMOS电路来构成。虽然CMOS电路对于实现状态逻辑阵列目的来说相当满意，但它们在逻辑电平之间的切换速度相对较慢，即在50ns(纳秒)的量级。如在下面更详细的描述，当这样慢的切换速度的电路产生时钟控制信号来切换以高得多的频率运行的时钟时，可能出现不希望的“假信号”。
为了能和高频振荡器50更兼容，除状态逻辑阵列56以外的电路(如时钟选择器72)要使用例如发射极耦合逻辑(ECL)集成电路以便工作在较高的切换速度之下。除了较快的切换速度以外，ECL电路以不同于TTL电路的一组逻辑电压电平工作。因此，逻辑切换缓存器54缓存来自ECL时钟分频器52输出的f2时钟信号，并把此信号转换为相应的TTL时钟信号，它使TTL状态逻辑阵列56以频率f2定时。
状态逻辑阵列56可以是用分立的切换速度较慢的TTL集成电路以特定的配置构成的可编程逻辑阵列(PLA)，它根据来自维护处理器14的模式确定信号产生一特定组合的状态控制信号。虽然所有状态逻辑阵列56可以以频率f2运行，但也可以有这样的情况，其中用另一个甚至更低的第三频率f3的时钟信号，例如10MHz，来驱动状态逻辑阵列56的一部分。此第三TTL时钟信号f3可以用时钟分频器82(例如四分频电路)把发送来操作计算机A的ECL f1时钟信号A加以分频来产生。分频器82的输出在被提供给状态逻辑阵列56以前，被逻辑电平转换器84转换为TTL。另外，本发明的重要优点是，价格不贵的相对较慢的电子电路可被用来控制快得多的但更昂贵的时钟切换电路和计算机。
由状态逻辑阵列56输出的TTL状态信号S1-S3在包括类似于以上所述的转换缓存器54的单独的转换缓存器60，62和64在内的逻辑电平转换器57中被转换为ECL。低频逻辑电平转换器57的输出端被连接到ECL同步或再定时器件58，以便使用较低频率的时钟信号f2进行再定时，这个时钟信号f2相对于较高频率的时钟信号f1是180°反相并且是它的倍频数。由于这样再定时，相对较慢速度的状态信号S1-S3和较快的计算机时钟信号同步。换句话说，较高频率的时钟信号f1的上升沿和下降沿对准较低频率f2状态信号S1-S3的上升沿和下降沿。为了防止时钟切换时的假信号，再定时器58在f1时钟信号的逻辑0的半周期期间使S1-S3和f1时钟信号相同步。因此，时钟分频器52在时钟信号f1的负沿或下降沿处工作。
因为状态信号S1-S3是使用快速切换逻辑器件(例如在时钟选择器72中是用三个ECL型D-型触发器66，68和70)而被再定时的，所以用f1时钟信号对状态信号S1-S3进行同步所需要的时间延迟被大大地减小了。在此例中，使用TTL门对信号S1-S3进行再定时需要50纳秒(ns)量级的延时，这在任何的时钟切换操作时是一个明显的“假信号”。另一方面，在再定时的输出被提供给时钟选择器72以实现时钟切换操作以前，使用ECL门对信号S1-S3的再定时需要1纳秒(ns)量级的小得多的延时。另外，当时钟信号f1是低时，对状态信号进行再定时避免了可能的假信号，不然的话，则会在那些状态信号改变时钟选择器72中的状态时发生，如在前面所描述的那样。
时钟选择器72选择两个时钟中的一个时钟，以同时提供高频时钟信号给两个计算机A和B。更具体地，当维护处理器14命令进行一次需要时钟切换操作的模式或状态改变时，状态逻辑阵列56根据使用较低频率的时钟信号f2(或f2和f3)而处理的状态控制信号，产生相应的状态信号S1-S3以便在时钟选择器72中执行时钟切换。为了确保时钟切换和高频f1系统的时钟信号同步地发生，状态信号S1-S3在再定时器58中被再定时。在再定时操作时遇到的不可避免的延时在本发明中由于使用快速切换ECL晶体管电路而被真正地最小化，这时逻辑电平转换器57被用来转换由在状态逻辑阵列56中所使用的较慢的开关TTL晶体管电路所产生的信号S1-S3的TTL逻辑电平。
同步的状态信号S1连同来自计算机A振荡器50的f1时钟信号一起被输入到时钟选择器72中的NAND(与非)门74。己同步的控制信号S2连同来自计算机A的振荡器50的f1时钟信号一起被输入到NAND(与非)门76。己同步的状态信号S3连同来自计算机B的振荡器50的反相f1时钟信号一起被输入到NAND(与非)门78。NAND门76和78的输出是AND门(与门)80的输入。NAND门74的输出是提供给计算机B的时钟信号(假定计算机A的时钟信号被选择)，而AND门80的输出是被提供给计算机A的时钟信号，这时与哪个计算机的时钟信号被选择无关。
参考图3，它说明了对于图2的状态逻辑阵列56的一个可能的配置的更详细的方框图。来自维护处理器14和时钟电路内部的控制信号在译码器90中被译码，以产生状态控制信号PWOS和SBS。状态控制信号PWOS表示两个计算机A和B是以并行同步工作的模式或状态工作。状态控制信号SBS表示计算机(A或B)是否以备用工作状态工作。由于维护处理器14可以用不同于f2(例如16MHz)的频率工作，状态控制信号在同步方框92中被同步到时钟分频器52的f2时钟信号。然后，同步的状态控制逻辑信号PWOS和SBS被输入到状态机94，它可包括被连接的分立逻辑门的组合，以实现特定状态表。这些逻辑门，基于状态控制逻辑信号PWOS和SBS的输入逻辑状态的组合，产生状态信号S1-S3。状态机94的逻辑电路也以来自时钟分频器52的f2来定时。
在图4(a)-4(c)中的时序图说明了在f1，f2和f3时钟信号、状态控制逻辑信号PWOS和SBS、状态信号S1-S3、和给计算机A和B的时钟信号之间的关系，以及需要时钟切换操作的各种示例的模式改变。头三个波形代表三个振荡器信号f1，f2和f3。在本例中，f1＝2f2＝4f3。为了和图2相一致，接着显示了PWOS和SBS状态控制信号与S1-S3状态信号。最后三个波形包括来自计算机B的时钟信号、给计算机B的时钟信号、以及给计算机A的时钟信号。
图4(a)显示了一个具体例子，其中在时钟0时计算机A和B以并行同步工作模式运行，这时执行计算机B提供高速时钟信号f1给两个计算机，而计算机A当前是备用(SB)计算机。然而，在时间1时，发生了一次模式改变，如由SBS状态控制信号中从逻辑高电平到逻辑低电平的转变所表示的。这表明，计算机A现在要变成执行的，而计算机B(以前是执行的)则变成备用的。因此，计算机B由于本身的控制时钟电路28在时间4所产生的控制信号而停止发送其时钟信号。由于控制时钟电路的状态逻辑阵列56要接收和处理该改变模式/状态的控制信号，因而必须等待一段预定的固定延迟时期。在时间5，这些控制信号已被处理，并产生控制时钟切换的状态转移信号S1-S3。这样，在时间5，状态信号S2从逻辑低电平变为逻辑高电平而状态信号S3从逻辑高电平变为逻辑低电平。还是在时间5，在计算机A(现在是执行的)中开始产生时钟信号并使计算机A开始运行。从计算机A到计算机B的时钟信号在时间13(8个时钟周期以后)才被发送，如状态控制信号S1的逻辑电平的改变所示。这个延时基本上相应于在执行计算机A和备用计算机B之间的N个周期偏差的两倍的相移。在本例中N＝4。
图4(b)显示了计算机A从执行切换到备用时的示例的模式/状态转移的时序图。状态控制信号SBS在时间2改变逻辑电平，相应的状态转移信号在时间5处被产生。在时间5，来自计算机A的时钟信号不再被传递到计算机A或计算机B。从时间5到13，计算机A准备从计算机B接收时钟信号。同时，对计算机B的时钟电路中的控制信号加以处理。在时间13，状态转移信号S3从逻辑低电平变为逻辑高电平，表明计算机A已准备好接收来自计算机B的时钟脉冲。由于计算机B现在是执行计算，所以它比计算机A提前4个周期运行。因此，在计算机A在时间14接收来自时钟B的时钟信号以前的时间延迟期间有4个周期的相移延迟。
图4(c)是显示对于以单独的独立模式运行的计算机A在被切换到作为执行计算机并和计算机B作并行同步模式运行的时序的时序图。状态控制信号PWOS在时间3从低逻辑电平变为高逻辑电平。状态转移(时钟切换)信号在时间5处产生，即S2从高逻辑电平变为低逻辑电平，表示计算机B已准备好开始和计算机A并行同步运行。在预定的延时以后，状态转移信号S1和S2在时间6处改变逻辑电平，它启动计算机A中的时钟信号。同时，来自计算机A的时钟信号被发送到计算机B，以确保同步运行。
虽然没有以具体的时序图加以说明，当独立的计算机A开始和计算机B并行同步运行但仅作为备用计算机而不是执行计算机时，也需要时钟切换操作。另一种模式包括同步运行的计算机被转换为独立运行的改变。
现在参考图5，它显示了计算机A和B的状态逻辑阵列的各种不同的可能工作状态的状态图。每个圆圈表示计算机A和B的具体模式/状态。圆圈之间的每条线表示状态的改变。某些状态的改变会自动发生或超过一段预定时间间隔后发生。其它状态转移需要特定的逻辑电平状态控制信号。例如，为了从状态SEP1改变到状态SEP2，状态控制信号PWOS必须从逻辑零变到逻辑1。如果PWOS保持为零，则没有状态改变，状态保持在SEP1。在状态SEP3，有两个可能的状态转移，如果状态控制信号SBS等于逻辑1，则转移到SBS1，或如果状态控制信号SBS等于逻辑零，则转移到SEP4。
状态SEP4相应于两个计算机都工作在单独的独立状态，这可能发生在例如另一台计算机是失效时和/或已脱机工作时。状态EX1相应于其时钟电路正在执行状态图的那台计算机是执行计算机、并提供时钟信号给两个计算机的状态。状态SB1相应于该计算机正处于备用状态并接收来自另一个计算机的时钟信号。
图6以表格形式显示了对于计算机的每种具体工作状态下相应的状态信号S1，S2和S3的集合。例如，状态SEP1相应于状态信号S1＝0，S2＝0，和S3＝0。当状态控制信号PWOS从逻辑零电平变为逻辑1电平时，这些状态信号改变为S1＝0，S2＝0，和S3＝0。状态信号S1-S3由于在SEP2和SEP12之间、在状态EX2-EX5之间、和在状态SB1和SB10之间的固定的延时等待时间而不改变。而且，在状态SB11和SB14之间的转移由内部的定时器驱动，以提供在执行计算机和备用计算机之间的四个周期的偏移。
由每个计算机A和B的时钟控制电路所完成的各种功能当然可以使用由适当的可编程微处理器、数字信号处理器或专用集成电路(ASIC)所执行的软件算法来完成。例如，如在数据处理技术中所熟知的，在图5的状态图所显示的和图6的状态表所表示的功能可使用微代码、汇编代码或高级编程语言来完成。使用以较低频率工作的可编程的或分立的逻辑电路意味着控制时钟切换/选择的状态转移信号可使用容易提供的和价格不贵的电子电路来产生。当然，虽然在图5和6中，为了有助于对本发明的描述提供了特定例子的状态图和状态信号，但用于实行其它想要的状态转移的其它状态图和状态表当然也能容易地实现。而且，状态逻辑阵列可很容易地并且以低成本而被修改，以便灵活地适应状态图/表中的改变，其意思是，以价格不贵的可编程电路实现的状态图可很容易地被再编程，以及价格不贵的分立逻辑阵列可以很容易地而且以高性能价格比取代。
虽然本发明是结合当前被认为最实际的和优选的实施例来描述的，但可以看到，本发明并不被揭示的实施例所限制，恰恰相反，本发明是想要覆盖被包括在附属权利要求书的精神和范围内的各种修改以及其等价的各种设计。
权利要求
1.一种设备，包括能以多模式运行的第一和第二处理器，每个处理器包括有选择地提供第一频率时钟信号给第一和第二处理器的一个时钟，以及电子电路，以比第一频率低的第二频率运行，产生时钟选择信号，该信号根据处理器工作模式的改变而从第一和第二处理器的时钟中选择一个时钟来作为两个处理器的、或两个处理器中的一个处理器的时钟。
2.权利要求1中的设备，其特征在于，其中的处理器能以同步模式运行和以异步独立模式运行。
3.权利要求1中的设备，其特征在于，在同步工作模式时，处理器中的一个被指派为时钟控制处理器，另一个处理器被指派为时钟跟随处理器，并且根据模式的改变，电子电路把另一个处理器改为时钟控制处理器，而把原先那个处理器改为时钟跟随处理器。
4.根据权利要求3中的设备，其特征在于，其中的时钟控制处理器中的电子电路根据模式改变而停止其时钟，并且在一段预定时间间隔后，时钟跟随处理器则成为时钟控制处理器并提供时钟信号给两个处理器。
5.权利要求4中的设备，其特征在于，其中时钟控制处理器领先时钟跟随处理器N个时钟周期运行。
6.权利要求1中的设备，其特征在于，其中的电子电路包括时钟选择器，它接收来自两个处理器的时钟信号，并选择这两个时钟信号中的一个来运行两个处理器，以及时钟切换控制器，它以较低频率的时钟信号运行，用于接收模式改变信号，并提供时钟控制信号给时钟选择器。
7.权利要求6中的设备，其特征在于，其中时钟切换控制器包括逻辑器件阵列，它用于产生在较低频率下的各种时钟控制状态信号，以及再定时电路，用于对和第一频率时钟信号同步的较低频率的时钟控制状态信号再定时。
8.权利要求7中的设备，其特征在于，其中再定时电路以1-2ns(纳秒)量级的延时对时钟控制状态信号再定时。
9.权利要求7中的设备，其特征在于，时钟切换控制器进一步包括逻辑电平转换器，用于把时钟控制状态信号的逻辑电平转换为另一个逻辑电平。
10.一种设备，包括能以同步模式并行运行和以异步模式单独运行的第一和第二处理器，以及监控器，用于监视处理器的工作模式和当在同步运行中检测出一个错误时把处理器从同步模式改为异步模式，其中每个处理器包括工作在第一频率的时钟，有选择地提供第一频率时钟信号给第一和第二处理器，以及工作在比第一频率低的第二频率的装置，用于产生时钟选择信号，以便根据处理器工作模式的改变而从第一和第二处理器的时钟中选择其中的一个时钟作为两个处理器中的一个处理器的或这两个处理器的时钟。
11.权利要求10中的设备，其特征在于，其中监控器以小于或等于第一频率的一半的一个频率运行。
12.权利要求11中的设备，其特征在于，在同步工作模式时，第一和第二处理器中的一个处理器的时钟被选来对两个处理器进行定时，以及监控器比较来自第一和第二处理器的输出，并且当输出不一致时把工作模式从同步改为异步。
13.权利要求12中的设备，其特征在于，其中当监控器停止其中的一个处理器时，另一个处理器使用其自己的时钟而实现异步运行，以及当前一个处理器恢复到同步工作时，处理器时钟停止工作一段预定的延迟时间，此后同步运行重新开始，使用其中的一个处理器的时钟信号来运行两个处理器。
14.一种设备，包括提供第一频率时钟信号的第一和第二时钟；电子电路，以比第一频率低的第二频率运行，产生第二频率的时钟选择信号；以及同步电路，用于使较低频率的时钟选择信号和第一频率时钟信号相同步，其中被同步的较低频率时钟选择信号选择由第一和第二时钟产生的第一频率时钟信号中的一个时钟信号。
15.权利要求14中的设备，其特征在于，其中的同步电路包括具有第一逻辑类型的逻辑阵列，它接收控制信号和产生较低频率的状态信号，以及再定时电路，用于对和第一频率时钟信号同步的较低频率的状态信号再定时。
16.权利要求15中的设备，其特征在于，其中的同步电路包括逻辑转换器，用于把第一逻辑类型状态信号转换为第二逻辑类型信号。
17.一种方法，包括以下步骤以第一频率产生第一和第二时钟信号；以第二较低频率产生时钟选择信号；使时钟选择信号和第一频率时钟信号相同步；以及使用时钟选择信号来选择时钟信号中的一个时钟信号。
18.权利要求17中的方法，其特征在于，其中的第二频率是第一频率的一半或更低的频率。
19.权利要求17中的方法，其特征在于，其中第二频率从第一频率得出，同步步骤进一步包括用第二频率信号对时钟选择信号再定时。
20.权利要求19中的方法，其特征在于，其中同步步骤在几个纳秒(ns)或更短时间内使时钟选择信号和时钟信号同步。
21.一种用于以多种模式运行第一和第二并行处理器的方法，每个处理器具有其各自的独立的高速时钟，它们被连接来有选择地提供高速时钟信号给并行处理器，并具有其各自的时钟切换电路，用于选择哪个高速时钟信号用作特定工作模式下的那个处理器的时钟，所述方法包括以下步骤指派第一处理器提供来自第一处理器时钟的高速时钟信号给第一和第二处理器；使第一处理器和第二处理器同步运行；提供控制信号给两个处理器中的时钟切换电路，以指派第二处理器提供高速时钟信号给第一和第二处理器；以及在时钟切换电路中以比高速时钟信号慢得多的速度处理该控制信号，以产生时钟选择信号，该信号选择来自第二处理器的高速时钟信号用作第一和第二处理器的时钟。
22.权利要求21中的方法，其特征在于，其中的一个处理器从同步工作中被撤除，该方法进一步包括以下步骤使另一个处理器利用其自己的高速时钟信号异步运行。
23.权利要求21中的方法，其特征在于，其中第一处理器提供高速时钟信号给第一和第二处理器，第一处理器比第二处理器领先N个时钟周期。
24.权利要求23中的方法，其特征在于，进一步包括产生一个信号，它改变提供高速时钟信号的处理器；使两个处理器的时钟停止一段预定的延时；在第二处理器产生高速时钟信号；以及在2×N个周期延时后，提供高速时钟信号给第一处理器。
25.权利要求21中的方法，其特征在于，其中的处理步骤进一步包括用较低速度的时钟信号对时钟选择信号再定时，以使时钟选择信号和高速时钟信号同步。
26.权利要求25中的方法，其特征在于，其中再定时步骤使时钟选择信号和高速时钟信号以几个纳秒(ns)或更短时间同步。
全文摘要
第一和第二并行处理器以包括同步独立模式在内的多种模式中的一种模式运行。每个处理器包括一个时钟,用于有选择地提供第一高频时钟信号给两个处理器。每个处理器还包括工作在比第一频率低的第二频率的电子电路,它产生时钟选择信号,该信号从第一和第二处理器的时钟中选择一个时钟作为两个处理器的时钟。电子电路根据模式改变信号而产生较低频率的时钟切换控制信号。较低频率的时钟控制信号在被用来选择时钟中的一个时钟前被再定时以使得它们和第一频率时钟信号同步。
文档编号G06F11/18GK1185847SQ9619425
公开日1998年6月24日 申请日期1996年3月25日 优先权日1995年3月29日
发明者K·G·斯特拉林 申请人:艾利森电话股份有限公司