专利名称：微处理器和动态随机存取存储器在同一芯片的半导体器件的制作方法
技术领域：
本发明涉及将微处理器(MPU)和作为辅助高速缓冲存储器的动态随机存取存储器(DRAM)安装在同一芯片上的半导体器件。
一般来说，SRAM(静态随机存取存储器)被用作大型计算机的MPU(微处理器)的辅助高速缓冲存储器。这是因为容易实现高速度的SRAM适合需要高速度存取的高速缓冲存储器。
廉价计算机的某些MPU可以在作为MPU的相同芯片上有小容量的辅助高速缓冲存储器。但是，为了实现大型计算机的MPU所需要的容量(大于1兆位)，如果考虑芯片尺寸和成本，那么实际的解决方法是将MPU与模块上的同步SRAM连接。
近来，往往把MPU用作模块(MPU模块)，在该模块中，MPU和辅助高速缓冲存储器的SRAM被安装在一块印刷电路板上。该MPU模块由制造MPU的LSI制造公司直接制造。其特征如下。由于在MPU和辅助高速缓冲存储器的SRAM之间完成高速度的操作，所以印刷电路板上的精密布线对操作特性有影响。如果限制在其上安装MPU的印刷电路板，那么不必过多地保留LSI的操作裕量。
如上所述，大型计算机的MPU的辅助高速缓冲存储器被安装在模块上。因此，印刷电路板和LSI组装技术方面的限制对在MPU和辅助高速缓冲存储器之间的总线宽度提出限制。
另一方面，总线宽度的扩大可改善性能。因此，可以考虑将每单位面积具有大存储容量的DRAM(动态随机存取存储器)用作辅助高速缓冲存储器。
正如在常规情况下那样，如果SRAM作为辅助高速缓冲存储器被安装在MPU模块上，那么设置SRAM和MPU之间的布线，使其长度尽量彼此相同。因此，布线延迟时间是相互统一的，可以较宽地观测LSI的操作裕量。MPU和SRAM是模块上的主要元件，而印刷电路板的尺寸对模块的成本没有多大影响。因此，容易统一地设置SRAM和MPU之间的布线长度。
相反，当DRAM作为辅助高速缓冲存储器与MPU安装在相同的芯片上时，问题在于，DRAM的存取时间一般比SRAM的存取慢。作为解决该问题的对策，将DRAM分成多个部分。DRAM的存储器单元阵列和周边电路部分被分别分成多个部分。
因此，DRAM的存取路径上的布线延迟被减少，从而获得与SRAM相似的存取时间。此外，从MPU至高速缓冲存储器的存取时间由MPU确定。该存取时间与下面说明的实施例中使用的MPU中的两个时钟对应。就是说，通过缩短DRAM的存取时间，可以缩短时钟的周期时间。但是，这还是不够的。如上所述，DRAM的存储器单元阵列和周边电路部分被精密地分割。因此，与在MPU模块上使用SRAM时的情况相比，在DRAM中有许多地址输入端口。
但是，芯片的尺寸对成本影响大。因此，将DRAM宏模块的各位置最佳化，以便把芯片尺寸减小到最小。然而，为了使从MPU至DRAM宏模块传送的信号延迟时间统一，不允许使DRAM宏模块的位置最佳化。
日本专利申请未决公开(JP-A-平7-141869)披露了一种技术，在该技术中，选择晶体管11的数量少，信号上升速度快，通过附加延迟电路，延迟比来自ATD(地址转换检测器)电路7的锁存信号快的输出存储器单元数据的行选择线选择信号。
日本专利申请未决公开(JP-A-平10-256512)披露了一种技术，通过密集地安装地址缓冲器和用于地址输入的键合焊盘从而缩短传送地址信号线的布线长度来实现高速度。
但是，如果DRAM宏模块和MPU象本发明那样被安装在相同芯片上，那么上述两种技术都不能使周期时间缩短。
鉴于上述情况，完成了本发明。因此，本发明的目的在于提供一种半导体器件，在该半导体器件中，MPU和作为辅助高速缓冲存储器的DRAM被安装在相同芯片上，以便在芯片尺寸的限定下容易实现高速的周期时间。
为了实现本发明的一个方面，该半导体器件包括设置在芯片上的MPU(微处理器)部分，它输出时钟信号和多个地址信号；设置在芯片上的DRAM(动态随机存取存储器)部分，它输入时钟信号和地址信号；多个地址寄存器，其中，多个地址寄存器的各寄存器根据时钟信号锁存地址信号；和多个地址延迟补偿单元，其中，多个地址延迟补偿单元的各单元配置在多个地址寄存器的前级，并补偿地址信号传送延迟时间，使地址信号传送延迟时间处在预定的范围内，地址信号传送延迟时间表示在MPU部分输出地址信号之后与各地址寄存器输入地址信号之前所经过的时间。
为了实现本发明的另一方面，该半导体器件包括设置在芯片上的MPU(微处理器)部分，它输出时钟信号和多个地址信号；多个DRAM(动态随机存取存储器)部分，其中，多个DRAM部分的每一个设置在该芯片上，并输入时钟信号和多个地址信号中的一个地址信号；在多个DRAM部分的每一个上设置的多个地址寄存器，其中，多个地址寄存器的各寄存器根据时钟信号锁存多个地址信号中的一个地址信号；多个地址延迟补偿单元，其中，多个地址延迟补偿单元的各单元配置在多个地址寄存器的前级，并补偿地址信号传送延迟时间，使地址信号传送延迟时间处于预定的范围内，地址信号传送延迟时间表示在MPU部分输出地址信号之后和各地址寄存器输入地址信号之前所经过的时间。
在这种情况下，多个地址延迟补偿单元的各单元包括多个缓冲器，依据缓冲器的数量补偿地址信号传送延迟时间，从而使地址信号传送延迟时间处于预定的范围内。
再有，在这种情况下，多个地址延迟补偿单元的各单元包括缓冲器，依据缓冲器的晶体管尺寸补偿地址信号传送延迟时间，从而使地址信号传送延迟时间处于预定的范围内。
为了实现本发明的又一方面，该半导体器件还包括在多个地址寄存器的另一前级中配置的时钟信号相位调整单元，使分别输入到多个地址寄存器的时钟信号的相位相互匹配。
在这种情况下，时钟信号相位调整单元包括第一级缓冲器和多个第二级缓冲器，第一级缓冲器输入从MPU部分输出的时钟信号，多个第二级缓冲器从第一级缓冲器的输出部分相互并行地分支，将通过第一级缓冲器和多个第二级缓冲器中的至少一个输出的时钟信号供给多个地址寄存器的各寄存器。
再有，在这种情况下，该半导体器件还包括时钟信号移相器，在超前(1eading)方向上移动在MPU部分产生的时钟信号的相位，从MPU部分输出。
此外，在这种情况下，该半导体器件还包括时钟信号相位调整单元和时钟信号移相器，在多个地址寄存器的另一前级中配置时钟信号相位调整单元，以使输入到多个地址寄存器的时钟信号的相位分别相互匹配，时钟信号移相器将由MPU部分产生的时钟信号超前移相并从MPU部分输出，其中，时钟信号移相器根据通过时钟信号相位调整单元后的时钟信号进行反馈控制。
在这种情况下，多个地址延迟补偿单元的各个地址信号输出部分彼此连接。
再有，在这种情况下，DRAM部分具有MPU部分的辅助高速缓冲存储器的作用。
此外，在这种情况下，MPU部分被设置在芯片上的大致中心位置上，多个DRAM部分之中的两个被分别设置在芯片上MPU部分的左侧和右侧，作为MPU部分的辅助高速缓冲存储器。上述多个DRAM部分中除这两个DRAM部分以外的一个部分被设置在该芯片上的MPU部分的上侧和下侧中的一侧上，作为MPU部分的标记(TAG)部分。
为了实现本发明的另一方面，该半导体器件包括设置在芯片上的MPU(微处理器)部分，输出时钟信号并输入和输出数据信号；设置在芯片上的DRAM(动态随机存取存储器)部分，输入时钟信号并输入和输出数据信号；多个数据输入寄存器，其中，多个数据输入寄存器的各寄存器根据时钟信号锁存输入的数据信号；多个数据输出寄存器，其中，多个数据输出寄存器的各寄存器根据时钟信号锁存数据信号；和多个数据输入延迟补偿单元，其中，多个数据输入延迟补偿单元的各单元配置在多个数据输入寄存器的前级，以补偿数据信号传送延迟时间，使数据信号传送延迟时间在预定的范围内，数据信号传送延迟时间表示在MPU部分输出数据信号之后和各数据输入寄存器输入数据信号之前所经过的时间。
在这种情况下，该半导体器件还包括在多个数据输入延迟补偿单元和设置在多个数据输出寄存器之间的开关单元，其中，开关单元在数据信号被输入到各数据输入寄存器的状态与数据信号从各数据输出寄存器中输出的状态之间进行切换。
为了实现本发明的另一方面，该半导体器件包括设置在芯片上的MPU(微处理器)部分，输出时钟信号和地址信号，并输入和输出数据信号；设置在芯片上的DRAM(动态随机存取存储器)部分，输入时钟信号和地址信号，并输入和输出数据信号；多个地址寄存器，其中，多个地址寄存器的各寄存器根据时钟信号锁存地址信号；多个数据输入寄存器，其中，多个数据输入寄存器的各寄存器根据时钟信号锁存输入的数据信号；多个数据输出寄存器，其中，多个数据输出寄存器的各寄存器根据时钟信号锁存数据信号；多个地址延迟补偿单元，其中，多个地址延迟补偿单元的各单元配置在多个地址寄存器的前级，以补偿地址信号传送延迟时间，使地址信号传送延迟时间在预定的范围内，地址信号传送延迟时间表示在MPU部分输出地址信号之后和各地址寄存器输入地址信号之前所经过的时间；和多个数据输入延迟补偿单元，其中，多个数据输入延迟补偿单元的各单元配置在多个数据输入寄存器的前级，以补偿数据信号传送延迟时间，使数据信号传送延迟时间在指定的范围内，数据信号传送延迟时间表示在MPU部分输出数据信号之后和各数据输入寄存器输入数据信号之前所花费的时间。
为了实现本发明的另一方面，该半导体器件包括设置在芯片上的MPU(微处理器)部分，输出时钟信号和多个地址信号，并输入和输出多个数据信号；多个DRAM(动态随机存取存储器)部分，其中，多个DRAM部分的各部分设置在芯片上，并输入时钟信号和多个地址信号中的一个地址信号，并输入和输出多个数据信号中的一个数据信号；在多个DRAM部分的各部分上设置的多个地址寄存器，其中，多个地址寄存器的各寄存器根据时钟信号锁存多个地址信号中的一个地址信号；在多个DRAM部分的各部分中设置的多个数据输入寄存器，其中，多个数据输入寄存器的各寄存器根据时钟信号锁存多个数据信号中的一个数据信号；在多个DRAM部分的各部分中设置的多个数据输出寄存器，其中，根据时钟信号多个数据输出寄存器的各寄存器锁存多个数据信号中的一个数据信号；多个地址延迟补偿单元，其中，在多个地址寄存器的前级配置多个地址延迟补偿单元的各单元，补偿地址信号传送延迟时间，使地址信号传送延迟时间保持在预定的范围内，地址信号传送延迟时间表示在MPU部分输出地址信号之后和各地址寄存器输入地址信号之前所经过的时间；和多个数据输入延迟补偿单元，其中，多个数据输入延迟补偿单元的各单元配置在多个数据输入寄存器的前级，以补偿数据信号传送延迟时间，使数据信号传送延迟时间保持在指定的范围内，数据信号传送延迟时间表示在MPU部分输出数据信号之后和各数据输入寄存器输入数据信号之前所经过的时间。
在这种情况下，该半导体器件还包括在多个数据输入延迟补偿单元和多个数据输出寄存器之间设置的开关单元，其中，开关单元在数据信号被输入到各数据输入寄存器的状态之间与数据信号从各数据输出寄存器中输出的状态之间进行切换。
再有，在这种情况下，多个地址延迟补偿单元的各单元和多个数据输入延迟补偿单元的各单元分别包括多个缓冲器，地址信号传送延迟时间和数据信号传送延迟时间被根据缓冲器的数量分别补偿，以便地址信号传送延迟时间和数据信号传送延迟时间保持在预定范围和指定范围内。
此外，在这种情况下，多个地址延迟补偿单元的各单元和多个数据输入延迟补偿单元的各单元分别包括缓冲器，地址信号传送延迟时间和数据信号传送延迟时间被分别补偿，以致依据缓冲器的数量，地址信号传送延迟时间和数据信号传送延迟时间保持在预定范围和指定范围内。
在这种情况下，该半导体器件还包括在多个地址寄存器的另一前级中配置的时钟信号相位调整单元，使分别输入到多个地址寄存器的时钟信号的相位相互匹配。
再有，在这种情况下，时钟信号相位调整单元包括第一级缓冲器和多个第二级缓冲器，第一级缓冲器输入从MPU部分输出的时钟信号，第二级缓冲器相互并行地从第一级缓冲器的输出部分分支，将通过第一级缓冲器和多个第二级缓冲器中的至少一个输出的时钟信号供给多个地址寄存器的各寄存器。
此外，在这种情况下，本发明的半导体器件还包括时钟信号移相器，将MPU部分产生的时钟信号的相位向超前方向移相，从MPU部分输出。
在这种情况下，该半导体器件还包括在多个地址寄存器的另一前级中配置的时钟信号相位调整单元和时钟信号移相器，时钟信号相位调整单元使分别输入到多个地址寄存器的时钟信号的相位相互匹配，时钟信号移相器使MPU部分产生的时钟信号的相位向超前方向移相，从MPU部分输出，其中，时钟信号移相器根据通过时钟信号相位调整单元后的时钟信号进行反馈控制。
再有，在这种情况下，多个地址延迟补偿单元的各个地址信号输出部分彼此连接。
此外，在这种情况下，DRAM部分具有MPU部分的辅助高速缓冲存储器的作用。
在这种情况下，MPU部分设置在芯片上的大致中心位置，多个DRAM部分中的两个分别设置在芯片上MPU部分的左侧和右侧，作为MPU部分的辅助高速缓冲存储器，多个DRAM部分中除这两个DRAM部分以外的一个部分设置在芯片上MPU部分的上侧和下侧中的一侧上，作为MPU部分的标记(TAG)部分。
参照附图，可充分理解本发明的说明，在附图中，相同的参考序号表示相同的特性，其中
图1是表示本发明半导体器件实施例的示意结构的平面图；图2是表示在普通半导体器件中传送的各种信号的图；图3是表示图2中时钟信号延迟的时序图；图4是表示图2中地址信号延迟的时序图；图5是表示图2中数据信号延迟的时序图；图6是表示根据图2中内部时钟信号输出带有超前相位的时钟信号的时序图；图7是说明图6中输出时钟信号的超前相位的时序图；图8是表示在周期时间中建立时间和保持时间的图；图9是表示本实施例实际结构实例的平面图；图10是表示在本实施例中未采用的校正地址信号延迟变化的结构图；图11是表示在本实施例中采用的校正地址信号延迟变化的结构图；图12是说明在周期时间和在本实施例中未采用的校正地址信号延迟变化的结构之间关系的图；图13是说明在周期时间和在本实施例中采用的校正地址信号延迟变化的结构之间关系的图；图14是表示在本实施例中未采用的MPU宏模块和DRAM宏模块的内部结构的图；图15是表示在本实施例中采用的MPU宏模块和DRAM宏模块的内部结构的图；图16是说明用于本实施例的半导体器件中的信号延迟的图17是用于本实施例的半导体器件中的各种信号的时序图；图18是表示图17的时序图中各种规定的图；图19是表示本发明第二实施例的MPU宏模块和DRAM宏模块的内部结构的图；图20是表示本发明第三实施例的MPU宏模块和DRAM宏模块的内部结构的图；图21是表示本发明第四实施例的MPU宏模块和DRAM宏模块的内部结构的图；图22是表示本发明第五实施例的MPU宏模块和DRAM宏模块的内部结构的图；图23是表示图15所示的相位转换电路的电路结构的电路方框图；和图24是表示图22所示的相位转换电路的电路结构的电路方框图。
下面将参照附图，详细说明本发明的各种优选实施例。
下面，说明本发明的一个实施例。
在本实施例的半导体器件中，MPU(微处理器)宏模块和辅助高速缓冲存储器被安装在相同芯片上。
特别是，本实施例是半导体器件，在该半导体器件中，SDRAM(同步动态随机存取存储器)宏模块与MPU宏模块安装在相同的芯片201上，代替通常使用的作为辅助高速缓冲存储器的SSRAM(同步静态随机存取存储器)(参见图1)。其中，MPU宏模块40最初被设计为驱动SRAM宏模块(参见图2中符号20)，而不驱动DRAM宏模块70。
首先，说明本实施例中要解决的信号延迟。其中，参照图2的实例说明MPU模块，在该MPU模块中，MPU 10和通常所用的作为辅助高速缓冲存储器的同步SRAM(SSRAM)20被安装在同一印刷电路板上。
在MPU 10的寄存器Rm和SSRAM 20的寄存器Rs之间传送地址信号Addi和数据信号DQi。就是说，利用单个时钟信号SCCLK同步地完成在LSI 10、20之间的各种信号的传送。在同步电路系统中，如果从寄存器的输出至下一个寄存器的输入的延迟时间在时钟周期的周期内，那么就可保证系统的操作。在这个意义上，由于信号在寄存器Rm和寄存器Rs之间传送，所以相对信号传送时间来说，灵活性相应地增加。即使出现因地址信号Addi的传送通路的不同距离而产生的地址信号Addi延迟的稍微”变化”，MPU 10和SSRAM 20也可以适应。数据信号Dqi也是如此。
下面说明在SSRAM 20和MPU 10之间的各种信号如何延迟的问题和因调整产生的麻烦。
(1)首先，说明时钟信号SCCLK。如图3所示，从MPU 10输出的时钟信号SCCLK(对应于后述的图17所示的“MPU内部的SCCLK”信号)因MPU 10和SSRAM 20之间的外部布线而延迟一段时间tCW，然后输入到SSRAM 20中。在时钟信号SCCLK输入到SSRAM 20后，该信号还因SSRAM 20中的时钟树(clock tree)(图中未示出，并将后述)而延迟一段时间tCS，然后输入到SSRAM 20中的寄存器Rs中。
就是说，MPU 10中的时钟信号SCCLK因外部布线而延迟一段时间tCW和因时钟树而延迟一段时间tCS，然后输入到SSRAM 20中的寄存器Rs。安装在SSRAM 20中的时钟树具有树结构，当时钟信号SCCLK输入到多个寄存器Rs时，最终使时钟信号SCCLK的上升边缘时间一致。因此，可以满足同步电路系统的前提要求。
(2)下面说明地址信号Addi。如图4所示，根据MPU 10中时钟信号SCCLK而输出(产生)的地址信号Addi因MPU 10中地址寄存器Rm而延迟一段时间tAM，然后从MPU 10中输出。此外，在从MPU 10输出后，地址信号Addi因MPU 10至SSRAM 20的外部布线而被延迟一段时间tAW，然后输入到SSRAM 20中的寄存器Rs。就是说，根据MPU 10中的时钟信号SCCLK而输出(产生)的地址信号Addi因MPU 10中的地址寄存器Rm而被延迟一段时间tAM和因外部布线而被延迟一段时间tAW，然后输入到SSRAM 20中的寄存器Rs。
(3)下面说明数据信号DQi。当数据信号DQi从SSRAM 20输出到MPU 10时，信号延迟如下。如图5所示，响应于送到SSRAM 20的时钟信号SCCLK，从SSRAM 20读出的数据信号Dqi因SSRAM 20中的地址寄存器Rs而延迟一段时间tDA，然后从SSRAM 20中输出。此外，数据信号Dqi因从SSRAM 20至MPU 10的外部布线而延迟一段时间tDW，然后输入到MPU 10中的寄存器Rm。
根据(1)至(3)项，数据信号DQi的读出周期用式(A)表示为tCW+tCS+tDA(max)+tDW(max)+tMRS≤tcyc (A)在这种情况下，tDA和tDW中的(max)指相应于因布局造成的多个数据引线(pin)的最长信号传送距离的延迟时间。再有，tMRS指MPU的寄存器Rm的建立时间，而tcyc指数据信号DQi的读出周期的周期时间。
上式(A)的意义如下。时钟信号SCCLK的外部布线延迟时间tCW、由SSRAM 20中时钟树产生的延迟时间tCS、由数据信号DQi的SSRAM 20中的地址寄存器Rs产生的延迟时间tDA、由数据信号DQi的外部布线产生的延迟时间tDW以及MPU 10中的寄存器Rm的建立时间tMRS的总和必须在数据信号DQi的读出周期的周期时间tcyc以内。
这里，我们假设使数据信号DQi的读出周期时间tcyc更短(更快)。
如果在MPU 10中没有时钟信号SCCLK的移相(补偿)电路，那么仅考虑式(A)就足够了。如式(A)所示，如果使时钟信号SCCLK的外部布线延迟时间tCW、由SSRAM 20中时钟树产生的延迟时间tCS、由数据信号DQi的SSRAM 20中的地址寄存器Rs产生的延迟时间tDA和由数据信号DQi的外部布线产生的延迟时间tDW的总和更短，那么可以缩短数据信号DQi的读出周期时间tcyc。
在许多情况下，辅助高速缓冲存储器(这里为SSRAM 20)的存取时间成为对整个半导体器件周期时间的限制。因此，为了使辅助高速缓冲存储器的存取时间更快，要进行补偿，以便超过(向超前方向移动)时钟信号SCCLK的相位，使周期时间更快。
如图6所示，从MPU 10中输出其相位比MPU 10中的内部时钟信号SCCLK超前相位补偿时间tpc的补偿时钟信号SCCLK。这里，相位补偿时间tpc有正值(图6的左边表示正值)和适中值。其中，相位补偿时间tpc有适中值的理由如下。如图7所示，如果相位补偿时间过大，由于因有最大延迟时间最后输入到寄存器Rs的地址信号Addi的输入时间在时间上就与输入到寄存器Rs的补偿时钟信号SCCLK的上升边缘时间不匹配。因此，地址信号Addi不响应于补偿的时钟信号SCCLK进行锁存。
如上面所说明的那样，如果其相位比MPU 10的内部时钟信号SCCLK超前相位补偿时间tpc的补偿时钟信号SCCLK被输入到SSRAM 20，那么数据信号DQi就相应地更快地输出，这可以缩短周期时间tcyc。
但是，在这种情况下，对于地址信号Addi来说，必须满足以下条件，例如(a)和(b)。至于条件(a)和(b)，必须同时满足它们。
(a)在寄存器Rs(参见式(a))的保持时间tSRH期间地址信号Addi必须输出到SSRAM 20的寄存器Rs。如果不如此，那么响应时钟信号SCCLK，地址信号Addi未被锁存在寄存器Rs中。
tCW+tCS-tpc+tSRH＜tAM(min)+tAW(min) (a)在这种情况下，tSRH是SSRAM 20的寄存器Rs的保持时间。再有，min指由SSRAM 20中多个地址引线的布局造成的相应于最短信号传送长度的延迟时间。
(b)必须输入地址信号Addi，直至SSRAM 20的寄存器Rs的建立(setup)时间tSRS(参见式(b))。这是因为地址信号Addi可能被误认为是前面周期的地址信号Addi。
tCW+tCS-tpc+tcyc-tSRS＞tAM(max)+tAW(max)(b)在这种情况下，tSRS指SSRAM 20的寄存器Rs的建立时间。再有，max指因SSRAM20的多个地址引线的布局引起的相应于信号最长传送长度的地址信号Addi的延迟时间。
从另一个观点来看，上述式(a)和(b)如下|(tAM+tAW)max-(tAM+tAW)min|＜|tcyc-tSRH-tSRS| (c)
在式(c)中，(tAM+tAW)指地址信号Addi相应于在MPU 10中产生时钟信号SCCLK之后并在寄存器Rs输入地址信号Addi之前所经过时间的总延迟量(参见图4)。式(c)的左侧指由多个地址引线之间的信号传送距离的差引起的地址信号Addi的总延迟量“变化”(之差)。
根据式(c)，指示地址信号Addi的总延迟量(时间)“变化”的值(绝对值)必须在这样的值(绝对值)范围内，即从周期时间tcyc中减去寄存器Rs的保持时间tSRH和建立时间tSRS的值。如图8所示，地址信号Addi总延迟量“变化”必须在(属于)规定范围内。该规定范围对应于周期时间tcyc，而不是建立时间tSRS和保持时间tSRH。
简言之，无论从MPU 10至多个寄存器Rs的地址信号Addi的传送距离的差如何，都必须使地址信号Addi输入给多个寄存器Rs时的输入时间统一到一定的程度。这是因为响应于送到各个寄存器Rs的与时钟信号SCCLK的一致相位的时钟信号SCCLK，必须将地址信号Addi锁存在多个寄存器Rs的各寄存器中。如果从MPU 10向SSRAM 20传送的地址信号Addi的总延迟时间的“变化”减小，那么可以缩短周期时间tcyc(上式的右侧)。
如图8所示，如果地址信号Addi的总延迟时间的“变化”大，那么就不能满足建立时间(其中完成建立应该用的时间)或保持时间，这样就会导致误操作。再有，如果地址信号Addi的总延迟时间“变化”大，那么就相应地减小可以建立的相位补偿时间tpc的合适值的范围。
其中，对于地址信号Addi来说，根据(1)至(3)项，与式(A)相似，建立式(B)
tCW+tCS+tAM(max)+tAW(max)+tSRS≤tcyc(B)在这种情况下，tAM和tAW中的(max)指因多个数据引线的布局引起的与最长信号传送距离对应的延迟时间。再有，tSRS指SSRAM 20的寄存器Rs的建立时间，而tcyc指周期时间。
式(B)的意义如下。时钟信号SCCLK的外部布线延迟时间tCW、由SSRAM 20中时钟树产生的延迟时间tCS、由地址信号Addi的MPU中的地址寄存器Rm产生的延迟时间tAM、由地址信号Addi的外部布线产生的延迟时间tAW和SSRAM 20中寄存器Rs的建立时间tSRS的总和必须在周期时间tcyc内。从式(B)来看，至于因地址信号Addi的外部布线而产生的延迟时间tAW来说，其较小的值导致周期时间tcyc的减少。
相反，本发明人有以下观点。如上所述，在其上安装SSRAM的MPU模块可以容易地使SSRAM和MPU之间的布线长度统一。这是由于印刷电路板的尺寸基本不影响模块的成本。在这种情况下，在MPU模块的SSRAM 20中，地址信号Addi的延迟时间的“变化”没有(出现)多大麻烦。因此，在MPU模块的SSRAM 20中，由式(B)导出的上述项(外部布线延迟时间tAW的下降导致周期时间tcyc的下降)是有效的。
但是，如图1所示，如果DRAM 70和MPU 40被安装在相同芯片201上，那么芯片的尺寸对成本有大的影响。因此，使DRAM宏模块70的位置优化，以便使芯片尺寸最小。因此，不能够将DRAM宏模块70的位置优化成使得从MPU 40至DRAM宏模块70的信号的延迟时间统一。在这种情况下，在相同芯片201上安装的DRAM 70中，地址信号Addi的延迟时间的”变化”相当麻烦。因此，在相同芯片201上安装的DRAM 70中，对于实现高速度来说，重视式(C)而不是从式(B)所导出的上述项的电路结构更有效。
重视式(C)的电路结构最好如下述那样。如图1所示，在本实施例中，由于MPU 40和DRAM 70被安装在单片芯片201上，所以在MPU 40和DRAM 70之间外部布线延迟时间tAW的实际值基本为零。这样可以容易地调整延迟时间而对外部布线延迟时间tAW没有实际影响。
该事实被用于设计电路结构，在该电路结构中，产生外部布线延迟时间tAW。简而言之，就是使布线延迟时间tAW稍大，其中地址信号的输入时间统一(式(C)左边的值下降)的电路结构也满足式(C)。
特别是，如果MPU、DRAM的辅助高速缓冲存储器和DRAM的标记部分被安装在单片芯片上，那么芯片尺寸的最小化要求因其尺寸对布图(在芯片上的位置)产生限制。例如，一般可以考虑图9所示的布局。如图9所示，如果MPU部分40被安装在单片芯片上的上面的中心位置，那么DRAM的两个辅助高速缓冲存储器80、80就安装在MPU部分40的左边位置和右边位置，而DRAM的标记部分90安装在MPU部分40的下面位置，各布线长度彼此相差很大。因此，地址信号Addi(以及数据信号DQi)的延迟时间的“变化”变得相当麻烦。
一般来说，布线电阻正比于布线长度，布线电容正比于布线长度。因此，在原理上，信号传送时间与信号传送长度的平方成正比。但是，布线电阻和布线电容的各实际值并不仅仅正比于布线长度。因此，仅根据布线长度，难以调整该值并由此完全消除其影响。
在上述MPU模块等的实际系统中，对板尺寸上的限制少。因此，通过迂回(进行弯曲)各自信号输入部分的多个布线的各布线，使各自信号输入部分的长度彼此相等。相反，在具有单片结构的本实施例中，如图9所示，通过将缓冲器88插入各布线的中间部分来设计树结构。按具有多级的树的形式形成缓冲器(以下称为地址树)。然后，按照级数或晶体管尺寸调整延迟时间的“变化”。因此，地址信号的到达时间是统一的(均匀的)。实际上，在地址信号的传送布线长的情况下，级的数量小。在地址信号的传送布线短的情况下，级的数量大。因此，这可以降低式(C)左边的值。
如上所述，说明了该方法，其中，通过改变缓冲器的级数(或大小)，由多个地址引线的布线长度之间的差产生的地址信号的延迟时间的“变化”被减小。
下面，说明降低延迟时间的这种“变化”所要求的缓冲器安装位置。从缩短周期时间的多功能角度进行考虑。
首先，考虑图10所示的电路结构。地址寄存器75a、75a…的各地址寄存器位于MPU 40的各个地址信号输出部分(地址引线)A1、A2…。地址寄存器75a、75a…放置在该位置，即距各自地址信号输出部分A1、A2…的各自距离L短并且各距离L彼此相等的位置上。距离L的这种减小可以缩短外部布线延迟时间tAW。因此，可以满足由式(B)导出的上述项(外部布线延迟时间tAW的减少可以缩短周期时间tcyc)。
但是，在MPU 40和DRAM 70之间，信号在寄存器和寄存器之间传送。因此，即使地址信号Addi的总延迟量(tAM+tAW)稍微增加，在传送时间上有裕量，从而对周期时间没有大的影响。比这种方式更好的是，降低与多个地址引线对应的地址信号Addi的总延迟量(tAM+tAW)的“变化”。
于是，作为第二种方式，建议使用图11所示的电路结构。地址树77配有MPU 40的一个地址信号输出部分A1，以便使从地址信号输出部分A1输出的地址信号55的延迟量的”变化”统一。在地址树77的下一级上设置多个地址寄存器75、75…。
此处，图10对应于图12。图10和图12表示电路结构，在该电路结构中，在从单个地址信号部分A1输出的地址信号55被锁存在单个地址寄存器75a中后，该信号按照信号传送距离被缓冲器Bu、Bu…延迟。另一方面，图11对应于图13。图11和图13表示电路结构，在该电路结构中，在从单个地址信号部分A1输出的地址信号55按照信号传送长度被缓冲器(地址树)77延迟后，该信号被锁存在分别设置于地址树77下一级的多个地址寄存器75中。
参照图12和图13，对地址寄存器75(75a)和输出缓冲器(寄存器)Rout的配置进行相互比较。其中，输出缓冲器(寄存器)Rout对MPU 40输出从存储器单元读出的信号。符号ICLKT(53)表示DRAM70的内部时钟信号。根据这种比较，对于地址寄存器75(75a)和输出缓冲器Rout之间的信号传送距离TSa、TSb来说，图13所示的信号传送距离TSb被缩短与缓冲器77(Bu)对应的距离。内部时钟信号ICLKT 53被输入到寄存器75、75a和Rout。因此，在寄存器75a与寄存器Rout之间的第一信号传送距离TSa和寄存器75与寄存器Rout之间的第二信号传送距离中更短的一个距离中，周期时间tCYC更短。因此，与图12和图10所示的电路结构相比，图13和图11所示的电路结构容易实现高速度。
图14表示MPU宏模块40和DRAM宏模块70的普通电路结构，并且与图10和图12对应。在DRAM宏模块70中，对应于从MPU宏模块40输出的单个地址信号的输入，设置单个地址寄存器75a。通常，如图14和图12所示，将缓冲器Bu、Bu…设置在与下级位置对应的布线上，在该位置上地址信号被锁存在地址寄存器75a中。因此，在地址寄存器75a下一级上的地址信号负载大，这导致布线电阻产生的延迟，并导致阻碍实现高速的周期时间tCYC。
图15表示本实施例，并采用与图11和图13对应的电路结构。如图15和图13所示，在地址信号55由地址树77延迟预定周期后，该地址信号被锁存在多个地址寄存器75、75…中。因此，到达地址寄存器75(其输入时钟信号ICLKT)的下一级上的地址信号的负载轻，从而可以缩短周期时间tCYC。
在这种情况下，如图13中的说明那样，为了缩短周期时间tCYC，最好缩短寄存器75和寄存器Rout之间的信号传送距离TSb。为此，期望设计布图，在该布图中，地址寄存器75尽量靠近DRAM 70中的输出缓冲器Rout一侧，从而缩短到达地址寄存器75下一级的布线延迟(布线长度)。
下面，就图15所示的时钟信号SCCLK说明地址树77和时钟树71之间的差别。时钟树和地址树具有使延迟时间统一的相同的电路功能。如上所述，时钟树使分别输入到多个寄存器的时钟信号的上升边缘时间统一，以满足同步电路系统的前提条件。在这种情况下，当时钟信号的时间不统一时，被输入不统一时钟信号的寄存器的保持时间和建立时间变劣。实际上，难以识别被输入不统一时钟信号的寄存器。因此，在电路设计中，期望尽可能使时钟信号的上升边缘的时间统一，而且最好保留在电路元件输入非统一的时钟信号的最大偏差中所需要的建立时间和保持时间。
另一方面，地址树使地址信号的输入时间统一，并使该输入时间不影响整个系统。如果地址信号的输入时间被统一到某种程度，就可以满足同步电路的操作。在地址树中，在各前级中提供给多个寄存器的缓冲器的级数量(或大小)并不总是彼此相等的。地址树不是单纯的树结构。距地址信号源越远，缓冲器级数越少。总之，不必建立许多缓冲器级数，以便完全补偿因布线长度造成的信号传送延迟时间。必须确定，通过布线长度和缓冲器使地址信号分别输入到多个寄存器时的相位彼此一致。
图16示意地表示图15所示的电路结构中信号的延迟。MPU宏模块40中产生的地址(ADDRESS)信号被MPU 40中的地址寄存器延迟，然后从MPU宏模块中输出。符号Aa1表示与MPU 40中地址寄存器对应的电阻。符号IADB表示从MPU宏模块输出的地址信号。符号B1、B2表示与地址树77对应的电阻。地址信号IADB被地址树77的电阻B1、B2延迟，变成地址信号IADT(参见图15中的符号IADT)。该地址信号IADT输入到相应的地址寄存器75中。
符号T111、T112、T121和T122分别表示相对于地址寄存器75、75…位于下一级的布线电阻。如果布线电阻T111、T112、T121和T122小，那么如上所述，可导致周期时间tCYC减少。符号XADB表示响应于地址信号IADT读出的数据信号。符号SCA表示由图9所示的DRAM组成的辅助高速缓冲存储器80。而符号TAG表示图9所示的标记部分90。为了在相同的输入时间里把地址信号IADT锁存在地址寄存器75、75…中，通过地址树77的电阻B1、B2调整延迟时间是重要的。
与图14所示的普通结构相比，在图16中，通过相对于地址寄存器75、75…在前级中的地址树77的电阻B1、B2调整延迟时间。因此，这可以减小位于地址寄存器75下一级的布线电阻T111、T112、T121和T122的值，从而缩短周期时间tCYC。其中，各布线电阻T111、T112、T121和T122相应于这样的值，即将图14所示的地址寄存器75a的下一级的信号负载分割成四个部分的值。
图17是本实施例的时序图。图18是说明图17的图。图17是表示地址信号(IADT)57的输入时序在DRAM宏模块70的多个地址寄存器75中必须分别统一。
如图17(a)所示，MPU内部时钟信号SCCLK 51的周期时间(SCCLK周期)tCPS为4ns。包括周期时间tCPS的该4ns是MPU宏模块40中同步时钟的周期，也是本实施例的半导体器件中整个系统的绝对时间。在图17中，[#0]、[#1]…对应于MPU内部时钟信号SCCLK脉冲的上升边缘。如图17(b)所示，利用MPU宏模块40中的移相器41，使MPU内部时钟信号SCCLK 51的相位提前2ns，变成相位补偿过的时钟信号SCCLK 52。该相位补偿过的时钟信号52从MPU宏模块40输出，并输入到DRAM宏模块70中。
如图17的(f)和(g)所示，允许SCA和TAG(输出)的取数时间最大为11.5ns的原因在于，移相器41补偿MPU内部时钟信号SCCLK 51的相位。在相位补偿过的时钟信号52输入给DRAM宏模块70时，该信号被时钟树71延迟1ns，变为内部时钟信号(ICLKT)53(参见图17(c))。符号tCD表示该时钟树71产生的延迟时间(1ns，内部时钟延迟)。tCPI表示内部时钟信号(ICLKT)53的周期时间。在与包括该延迟tCD的DRAM内部时钟信号(ICLKT)53同步时，地址寄存器(ADDRESS BUF地址缓冲器)75锁存地址信号。
如图17(d)所示，按照MPU内部时钟信号51，从MPU宏模块40输出地址信号ADDRESS(MPU输出)55。从MPU宏模块40输出的MPU内部时钟信号51的上升边缘起，该地址信号55被延迟2ns。符号tDOM表示该延迟时间(MPU输出延迟)。图17(d)至图17(g)所示的黑色书写部分表示传送状态，而白色部分表示有效状态。在地址信号55输入给DRAM宏模块70后，该信号被地址树77最大延迟0.5ns后作为DRAM IADT信号57输入给地址寄存器75。符号tAD表示由地址树77产生的延迟时间(地址树延迟)。在包括地址树77产生的延迟tAD的地址信号(IADT)57的有效状态中，符号tDS表示建立时间(INPUT设定)，其值最小为0ns。再有，符号tDH表示保持时间(INPUT保持)，其值最大为1.5ns。
为了在SRAM内部时钟信号(ICLKT)53的上升边缘的时刻锁存地址信号(DRAM IADT)，在DRAM内部时钟信号(ICLKT)53的上升边缘时刻，限制建立时间tDS和保持时间tDH的相应时间。当地址寄存器75收到DRAM内部时钟信号(ICLKT)53时，也就是在DRAM内部时钟信号(ICLKT)53的上升边缘时刻时，地址信号(DRAMIADT)57必须处于有效状态。此外，该信号必须处于保持时间tDH内。
总之，通过改变晶体管尺寸和构成地址树77的缓冲级数量(图17中为两级)，可调整地址树77产生的延迟时间tAD。利用地址树77，在所有地址寄存器75中，与地址信号线的布线长度(地址信号传送距离)差无关，处于有效状态并处于保持时间tDH的地址信号(IADT)57与DRAM内部时钟信号(ICLKT)53的上升边缘时间一致。利用地址树(多个地址缓冲器)77调整地址信号57的到达时间，使内部时钟信号ICLKT 53的上升边缘在DRAM IADT信号57的有效状态中处于预定的暂时区域。这种调整使按照内部时钟信号ICLKT 53锁存的地址信号57进入多个寄存器75的各寄存器。顺便说明一下，由地址树77构成的信号缓冲器的延迟时间约为0.1至0.2ns。
本实施例归纳如下。在图14所示的普通结构中，地址线的长度Lg因地址(引线)有所不同。因此，当地址信号被锁存在地址寄存器(地址缓冲器)75a中时，地址信号难以在其中一个地址寄存器75a的建立时间上有足够的裕量，并且地址信号难以在另一地址寄存器75a的保持时间上有足够的裕量。再有，由于到达地址寄存器75a下一级的地址信号负荷大，所以因布线电阻产生的延迟增加，从而阻碍周期时间的降低。
这是由于，当DRAM被附加在MPU外部时，习惯上将地址寄存器75a的数量在DRAM宏模块中规定为一。简单地说，即使将上述结构从外部附加结构改变为片上(on-chip)结构，从而导致在MPU宏模块和DRAM宏模块之间的外部布线延迟时间tAM减少，也并没有利用这一事实。
相反，如上所述，通过设置地址树77和在地址树77的下级的多个地址寄存器75，如图15所示，本实施例可以解决这个问题。由于有地址树77，所以在DRAM宏模块70中，地址信号线的布线延迟被分割成使该布线延迟不引起麻烦的程度。在地址信号线的下一级分别设置地址寄存器75，在该线上布线延迟被分割。为了减轻图14所示的地址寄存器75a的负载，在图15中，把该负载分配给多个地址寄存器75。
配置于MPU宏模块40中的移相器41可补偿时钟数71的延迟并还输出带有相位的时钟信号52，该相位使地址寄存器75的设定不必要求严格。由于下级地址寄存器75的负载降低，所以信号传送延迟减少，这可以缩短周期时间tcyc(参见图12和图13)。这是由于与普通情况相比，通过设置大量地址寄存器75，可以减少相应于解码器前级的布线延迟和逻辑级数量。由于到达多个地址寄存器75的地址信号的输入时间是统一的，所以可以有效地使用时钟信号的相位补偿功能41，从而获得降低周期时间的效果。
下面参照图19来说明本发明的第二实施例。在图19中，对于与第一实施例有相同符号的部件，因为它们有相同的内容，所以省略其说明。
如果即使使用地址树77也不能适当地调整延迟时间的“变化”，那么配置如图19所示的电路结构。在包括地址寄存器75的地址缓冲器79中，在相对于地址寄存器75的地址信号输入端的前级配置两级缓冲器Bu、Bu，由此减少延迟时间的”变化”。在这种情况下，考虑到多个地址寄存器75的各寄存器，在相对于地址信号输入端的前级配置的缓冲器Bu、Bu…的级数量不限于2。显然，该级数量可以被设定为适合调整“变化”的级数量。
下面参照图20说明第三实施例。在图20中，对于与第一实施例有相同符号的部件，由于它们有相同的内容，所以省略其说明。
上述第一和第二实施例补偿地址信号的延迟变化。而第三实施例将其技术用于数据信号。但是，尽管地址信号的传送方向从MPU宏模块40至DRAM宏模块70为单方向，然而数据信号的传送方向为双方向。
因此，如图20所示，对于数据信号配置数据输入缓冲器101和数据输出缓冲器102。在多个数据输入缓冲器101的前级配置数据输入树77a。与地址树77相似，数据输入树77a可以使DRAM宏模块70的存取时间明显加快。符号IADTa表示包括由数据输入树77a调整延迟的数据信号。在各数据输入缓冲器101和数据输出缓冲器102的各前级和下一级配置开关111。通过开关111的切换来进行数据信号的输入和输出。在这种情况下，与提供给数据输入缓冲器101的数据输入树77a相似，数据输出树(未示出)被提供给多个数据输出缓冲器102。这可以使作为整个系统的周期时间更快。
下面，参照图21说明第四实施例。在图21中，对于与第一实施例的部件有相同符号的部件，由于它们有同样的内容，所以省略其说明。
如图21所示，地址树77的最后部分通过与时钟树71中的布线Lk类似的布线Ld相互连接。因此，布线延迟时间被降低。这是因为，在树缓冲器BT(组成地址树77的缓冲器)之间的中点位置CP，由两个树缓冲器BT来驱动各一半。在存在许多的树缓冲器BT和存在许多的地址缓冲器79的情况下，如图21所示那样，将地址树77的最后部分相互连接的结构特别有效。因此，这里披露了这样一种技术，在该技术中，如果还有更多的地址缓冲器79，那么与地址缓冲器的数量无关，如图21所示，地址数77的最后级相互连接。布线Ld将布线延迟被降低的地址信号(IADT)传送给多个地址寄存器75的各地址寄存器。
在图15所示的第一实施例中，地址树77的最后部分不相互连接。根据地址缓冲器的大小和数量独立调整延迟时间。如果地址寄存器75的数量少，那么设置地址寄存器75是有效的，以便在不设置图21所示的布线Ld的情况下考虑布线延迟。
下面，参照图22说明第五实施例。在图22中，对于与第一实施例的部件有相同符号的部件来说，由于它们有同样的内容，所以省略其说明。
图22所示的移相器41a进行DRAM内部时钟信号53(ICLKT)的反馈控制，代替补偿时钟信号52(SCCLKD)的补偿时间(例如，tPC的2ns)的外部设定。就是说，图15所示的第一实施例的移相器41设定MPU内部时钟信号51(SCCLK)的补偿时钟信号52(SCCLKD)的补偿时间tPC，例如，达到2ns以上。相反，与第一实施例相比，由于根据DRAM内部时钟信号53(ICLKT)的反馈控制来确定补偿量，所以图22所示的移相器41a可以确实获得具有期望补偿时间的DRAM内部时钟信号ICLKT。
图23表示在本发明第一实施例中使用的移相器41的电路结构。如图23所示，这样设计移相器41，利用与PLL(锁相环)电路大致相同的结构获得来自环形振荡器中间部分的信号。为了输出具有与MPU内部时钟信号51(SCCLK)相同相位的补偿时钟信号52(SCCLKD)，采用用符号N1表示的由布线获得的信号。为了超前于MPU内部时钟信号SCCLK 51的相位，使用来自布线N2、N3、…中的一个信号。在电源接通后，将表示被使用信号的指令立即写入模式寄存器MR。
相反，这样设计图22所示的用于第五实施例中的移相器41a，以便确定代替MPU内部时钟信号51(SCCLK)的DRAM内部时钟信号53(ICLKT)的延迟量，如图24所示。补偿与DRAM 70中时钟树71对应的量，同时延迟一个时钟周期。将DRAM内部时钟信号53(ICLKT)假设为标准时钟信号的原因在于，可以精确地补偿DRAM 70中时钟树71的延迟。
根据本发明的半导体器件，包括MPU(微处理器)部分，它安装在芯片上，输出时钟信号和地址信号DRAM(动态随机存取存储器)，它安装在芯片上，接收从MPU部分输出的地址信号和时钟信号；多个地址寄存器，各地址寄存器根据时钟信号锁存地址信号；和多个地址延迟校正单元，各单元分别安装在多个地址寄存器的前级，调整从MPU部分输出时间至多个地址寄存器的各接收时间之间的地址信号传送延迟时间，使其达到各自的预定范围。因此，为了用多个地址延迟校正单元延迟地址信号和用多个地址寄存器锁存地址信号，可以降低地址寄存器过高的地址信号负载，其中时钟信号作为锁存信号输入给该地址寄存器，由此缩短周期时间。
权利要求
1.一种半导体器件，包括设置在芯片(201)上的微处理器部分(40)，它输出时钟信号(52)和多个地址信号(55)；多个动态随机存取存储器部分(70)，其中所述多个动态随机存取存储器部分(70)中的每一个都设置在所述芯片(201)上，并且输入所述时钟信号(52)和所述多个地址信号(55)中的一个地址信号；设置在所述多个动态随机存取存储器部分(70)的每一个中的多个地址寄存器(75)，其中根据所述时钟信号(52)，所述多个地址寄存器(75)的每一个锁定所述多个地址信号(55)中的所述一个地址信号；和多个地址延迟补偿单元(77)，其中所述多个地址延迟补偿单元(77)的每一个配置在所述多个地址寄存器(75)的前级，以补偿地址信号传送延迟时间，使所述地址信号传送延迟时间在预定范围内，所述地址信号传送延迟时间指在所述微处理器部分(40)输出所述地址信号(55)之后并且在所述各地址寄存器(75)输入所述地址信号(57)之前所经过的时间。
2.如权利要求1所述的半导体器件，其特征在于，所述多个地址延迟补偿单元(77)的每一个都包括多个缓冲器，并根据所述缓冲器的数量，补偿所述地址信号传送延迟时间，以便使所述地址信号传送延迟时间在所述预定范围内。
3.如权利要求1所述的半导体器件，其特征在于，所述多个地址延迟补偿单元(77)的每一个都包括缓冲器，并根据所述缓冲器的晶体管数量，补偿所述地址信号传送延迟时间，使所述地址信号传送延迟时间在所述预定范围内。
4.如权利要求1所述的半导体器件，其特征在于还包括在所述多个地址寄存器(75)的另一前级配置时钟信号相位调整单元(71)，以使分别输入到所述多个地址寄存器(75)的所述时钟信号(52)的相位相互匹配。
5.如权利要求4所述的半导体器件，其特征在于，所述时钟信号相位调整单元(71)包括输入从所述微处理器部分(40)输出的所述时钟信号(52)的第一级缓冲器，和与从所述第一级缓冲器的输出部分相互并行地分出的多个第二级缓冲器，和通过所述第一级缓冲器和所述多个第二级缓冲器中的至少一个输出的所述时钟信号(53)被提供给所述多个地址寄存器(75)中的每一个。
6.如权利要求1所述的半导体器件，其特征在于还包括时钟信号移相器(41)，其使所述微处理器部分(40)中产生的所述时钟信号(51)向超前方向移位，并从所述微处理器部分(40)输出。
7.如权利要求1所述的半导体器件，其特征在于还包括在所述多个地址寄存器(75)的另一前级中配置的时钟信号相位调整单元(71)，以使分别输入到所述多个地址寄存器(75)的所述时钟信号(52)的相位相互匹配；和时钟信号移相器(41a)，将所述微处理器部分(40)中产生的所述时钟信号(51)向超前方向移相，并从所述微处理器部分(40)输出，并且其中，根据通过所述时钟信号相位调整单元(71)后的所述时钟信号(53)，所述时钟信号移相器(41a)实施反馈控制。
8.如权利要求1所述的半导体器件，其特征在于，所述多个地址延迟补偿单元(77)的各地址信号输出部分相互连接。
9.如权利要求1所述的半导体器件，其特征在于，所述动态随机存取存储器部分(70)具有所述微处理器部分(40)的辅助高速缓冲存储器的功能。
全文摘要
一种半导体器件,包括MPU(微处理器)部分(40)、DRAM部分(70)、多个地址寄存器(75)和多个地址延迟补偿单元(77)。MPU部分(40)输出时钟信号(52)和地址信号(55)。DRAM部分(70)输入时钟信号(52)和地址信号(55)。根据时钟信号(52),各地址寄存器(75)锁存地址信号(55)。在多个地址寄存器(75)的前级配置地址延迟补偿单元(77),补偿地址信号传送延迟时间,使地址信号传送延迟时间在预定范围内。
文档编号G06F12/08GK1256496SQ9912540
公开日2000年6月14日 申请日期1999年12月6日 优先权日1998年12月7日
发明者杉林直彦 申请人:日本电气株式会社