存储装置、存储系统以及存储装置控制方法
【专利说明】存储装置、存储系统以及存储装置控制方法
[0001 ] 交叉引用
[0002]本发明要求如下优先权:编号为62/008,091，申请日为2014年6月5日的美国临时专利申请;编号为62/035,623，申请日为2014年8月11日的美国临时专利申请。另外，本发明是申请人早期申请的编号为14/139,951的专利的部分延续案。上述专利申请在此一并作为参考。
技术领域
[0003 ]本发明涉及一种存储装置、存储系统以及存储装置控制方法。特别地，本发明涉及一种可进入深度休眠模式(deep sleep mode)的存储装置、存储系统以及存储装置控制方法。
【背景技术】
[0004]传统存储装置一般具有两个工作模式:正常模式(normalmode)以及待机模式(standby mode)。在正常模式中，可存取(S卩，读取或写入)存储在存储装置中的数据。另一方面，在待机模式中，可保持存储装置中的数据，但不能对其进行存取。如果存储装置离开待机模式，则存储装置立即进入正常模式。
[0005]然而，为了在存储装置离开待机模式后控制其立即进入正常模式，在待机模式中必须将存储装置中的多个装置保持激活状态。因此，由于上述激活装置，存储装置在待机模式中一直消耗电量并且引起漏电流(leakage current)。
【发明内容】
[0006]本发明的一个目的是提供能抑制电量消耗以及漏电流的存储装置以及存储系统。
[0007]本发明的另一个目的是提供能抑制电量消耗以及漏电流的存储装置控制方法以及存储系统控制方法。
[0008]本发明的一个实施例提供一种存储装置，配置该存储装置接收进入指令以进入深度休眠模式并且配置该存储装置接收唤醒指令以在离开该深度休眠模式后进入正常模式。在该深度休眠模式中，该存储装置保持存储在该存储装置中的数据，并且在该正常模式中，正常存取该存储装置。如果在该存储装置处于该深度休眠模式时控制该存储装置进入该正常模式，则在该存储装置离开该深度休眠模式的恢复时间间隔后，该存储装置进入该正常模式。
[0009]本发明的另一个实施例揭露一种存储系统，包含:存储装置以及控制装置，其中配置该控制装置控制存储装置进入深度休眠模式，并且配置该控制装置控制该存储装置在离开该深度休眠模式后进入正常模式。在该深度休眠模式中，该存储装置保持存储在该存储装置中的数据，并且在该正常模式中，正常存取该存储装置。如果在该存储装置处于该深度休眠模式时控制该存储装置进入该正常模式，则在该存储装置离开该深度休眠模式的恢复时间间隔后，该控制装置控制该存储装置进入该正常模式。
[0010]参考上述实施例可取得存储装置控制方法。为了简化起见，这里省略上述方法的细节步骤。
[0011 ]考虑上述实施例，比起传统待机模式，存储装置可操作在消耗更少电量并生成更小的漏电流的深度休眠模式。此外，控制存储装置在离开深度休眠模式后进入正常模式的方法可确保正确存取存储装置。
[0012]对于本领域技术人员，在读完依据各种图档描述的最佳实施例的详细描述后，无疑会容易理解本发明的这些以及其他目的。
【附图说明】
[0013]图1是根据本发明实施例描述的存储系统区块图；
[0014]图2A是根据本发明实施例描述的存储系统的细节结构方块图；
[0015]图2B是描述应用于图2A的存储系统的信号示意图；
[0016]图3-5是根据本发明实施例描述的控制存储装置离开深度休眠模式并进入正常模式的方法示意图；
[0017]图6A与图6B是根据本发明实施例描述的将上电操作与刷新操作分开处理的示意图。
【具体实施方式】
[0018]图1是根据本发明实施例描述的存储系统区块图。如图1所示，存储系统100包含控制装置101以及存储装置103。控制装置101通过进入指令(enter instruct1n)控制存储装置103进入深度休眠模式。在上述深度休眠模式中，存储装置保持已经存储在其中的信息。另外，如果在深度休眠模式中，通过控制装置的唤醒指令(awakening instruct 1n)可控制存储装置103进入正常模式，则在存储装置103离开深度模式的一段恢复时间间隔(recovery time interval)后，存储装置103进入正常模式。既然存储装置在离开深度休眠模式后并不立即进入正常模式，因此在此存储装置中很少装置是激活的。这样，无需更多电量消耗并且可解决上述漏电流问题。
[0019]图2A是根据本发明实施例描述的存储系统的细节结构方块图。上述具有申请号14/139951的早期美国专利申请已经揭露了图2A的结构。本发明图2A中的处理器201、收发接口 203以及存储装置103对应具有申请号14/139951的早期美国专利申请的图1中的处理器102、中间外围接口 106以及外围装置104。
[0020]如图2A所示，控制装置101包含处理器201以及收发接口203。可将收发接口 203实施为硬件模块并且耦接在处理器201与存储装置103中间用于两者之间的通信。在许多实施例中，将处理器201、存储装置103以及收发接口203封装在单一模块(或包)中作为系统级封装(但并不限制于此)。存储装置103可为假静态随机存储器(PSRAM)、闪存等。除了将收发接口 203实施为PSRAM接口或闪存接口，收发接口 203可为匹配存储装置的任意接口。
[0021 ]如图2A所示，存储装置103与收发接口 203分别包含时钟端口 CLK、多个数据端口(标记为DATA)、数据选通端口 DQS以及数据屏蔽信号端口 DM。图2B是描述存储系统100的写入操作的示意图，请将图2A与图2B结合参考以更清楚地理解本发明。
[0022]时钟端口 CLK可用于传输时钟信号(也可称为CLK)至存储装置103。可提供数据端口(DATA)用于将命令传输至存储装置103，也可用于将数据传输至存储装置103以及从存储装置103传输出数据。数据选通端口 DQS可根据处理器201发给存储装置103的指令用于将数据选通信号(也称为DQS)传输至存储装置103或者用于从存储装置103传输出数据选通信号。例如，当处理器201发出“写”指令时，可将数据选通信号DQS传输至存储装置103;以及当处理器201发出“读”指示时，可由存储装置103传输出数据选通信号DQS。数据屏蔽信号端口DM是可选择的(例如由数据端口 DATA的比特数量决定)并且可用于向存储装置103传输数据屏蔽信号(也可称为DM)以相应地屏蔽数据选通信号DQS的特定转换边界(transit1nedge) ο
[0023]根据时钟信号CLK，可捕获通过数据端口DATA传输的命令信息。关于通过数据端口DATA传输的数据，当禁用数据屏蔽信号DM时可根据数据选通信号DQS的上升沿与下降沿进行捕获。当使用信号屏蔽信号DM时，可仅根据数据选通信号DQS的特定转换边界(例如仅由高到低转换边界或仅由低到高转换边界)捕获通过数据端口 Data传输的数据。值得注意的是，时钟端口CLK并不局限于提供单一连接终端。在某些实施例中，时钟端口 CLK可提供差分对(differential pair)并且时钟信号CLK可为差分信号。此外，值得注意的是，数据选通端口 DQS并不