半导体器件和包括半导体器件的半导体系统的制作方法
【专利摘要】一种半导体器件可以包括第一输入/输出I/O单元和第二I/O单元。第一I/O单元可以包括：经由第一焊盘接收信号的第一输入路径、以及将信号输出至第一焊盘的第一输出路径和第一I/O控制器。第二I/O单元可以包括：经由第二焊盘接收信号的第二输入路径、以及将信号输出至第二焊盘的第二输出路径和第二I/O控制器。
【专利说明】半导体器件和包括半导体器件的半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求2014年9月22日向韩国知识产权局提交的申请号为10-2014-0126000的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
[0003]本公开的实施例总体而言涉及半导体器件和包括所述半导体器件的半导体系统。
【背景技术】
[0004]系统级封装(SiP)技术和芯片上芯片(CoC)技术已经被广泛地用作封装技术。这些封装技术涉及将大容量的存储器芯片和控制器芯片放在单个封装体中。系统级封装(SiP)技术可以利用引线接合工艺来将多个芯片彼此电连接。芯片上芯片(CoC)技术涉及适于增加单个封装体中的存储容量并且提高单个封装体中的存储器芯片与控制器芯片之间的数据传输速度的封装技术。这是因为在封装体中的存储器芯片和控制器芯片通过微型凸块焊盘彼此通信。
[0005]为了允许封装体以高频操作，微型凸块焊盘具有良好的电阻特性、良好的电感特性以及良好的寄生电容特性。因而，通过增加封装体中所采用的微型凸块焊盘的数目来提高数据传输速度。在芯片上芯片(CoC)封装体中，存储器芯片和控制器芯片中的每个可以被制造成包括微型凸块焊盘，并且存储器芯片和控制器芯片的微型凸块焊盘可以彼此连接，以产生包括存储器芯片和控制器芯片的单个统一的芯片。
[0006]在半导体存储器件中，可以执行测试操作以验证输入或输出数据的缓冲器或驱动器的功能。当半导体封装体利用芯片上芯片(CoC)技术来制造并且对半导体封装体进行测试时，可以经由半导体封装体的微型凸块焊盘来输入或输出数据。
【发明内容】
[0007]根据一个实施例，一种半导体器件可以包括第一输入/输出(I/O)单元和第二 I/O单元。第一 I/O单元可以包括第一输入路径、第一输出路径和第一 I/O控制器。第一输入路径可以经由第一焊盘接收信号，以及第一输出路径和第一 I/o控制器将信号输出至第一焊盘。第二 I/o单元可以包括第二输入路径、第二输出路径和第二 I/O控制器。第二输入路径可以经由第二焊盘接收信号，以及第二输出路径和第二 I/o控制器将信号输出至第二焊盘。第二 I/O控制器可以在第一模式中，经由第一输入路径接收第一信号，并且将第一信号经由第二输出路径输出，以及第一 I/O控制器可以在第二模式中，经由第二输入路径接收第二信号，并且经由第一输出路径来输出第二信号。
[0008]根据一个实施例，一种半导体系统可以包括控制器和半导体器件。控制器可以输出模式设定信号、芯片选择信号和外部时钟信号。半导体器件可以包括第一焊盘和第二焊盘。如果半导体器件响应于模式设定信号而在第一模式中操作，则半导体器件可以将经由第一焊盘输入的信号通过第一输入路径、第二输入/输出(I/o)控制器和第二输出路径输出至第二焊盘。另外，如果半导体器件响应于模式设定信号而在第二模式中操作，则半导体器件可以将经由第二焊盘输入的信号通过第二输入路径、第一 I/o控制器和第一输出路径输出至第一焊盘。
【附图说明】
[0009]图1是图示根据一个实施例的半导体系统的表示的框图。
[0010]图2是图示包括在图1的半导体系统中的第一输入/输出单元的示例和第二输入/输出单元的示例的表示的逻辑电路图。
[0011]图3至图6图示了用来解释在图2中所示的第一输入/输出单元和第二输入/输出单元中执行的各种模式的逻辑表和逻辑电路图的表示。
[0012]图7是图示可以包括在图1的半导体系统中的第一输入/输出单元的示例和第二输入/输出单元的示例的表示的逻辑电路图。
[0013]图8图示了采用根据结合上面图1至图7所讨论的实施例的半导体器件和/或半导体系统的系统的表示的示例的框图。
【具体实施方式】
[0014]在下文中，将参照附图来描述本公开的实施例。然而，本文中所述的实施例仅出于说明性的目的，并非旨在限制本公开的范围。
[0015]各种实施例可以针对提供测试模式的半导体器件和包括所述半导体器件的半导体系统。
[0016]参见图1，根据一个实施例的半导体系统可以包括:控制器10、第一半导体器件11和第二半导体器件14。第一半导体器件11可以包括:模式控制信号发生器111、第一输入/输出(I/O)单元112和第二 I/O单元113。
[0017]控制器10可以施加模式设定信号SEN〈3:1>、芯片选择信号SCSI和外部时钟信号SCK至第一半导体器件11的焊盘110。在测试模式中，控制器10可以施加测试输入信号BST_IN至第一半导体器件11的焊盘120，并且可以经由第一半导体器件11的焊盘131接收测试输出信号BST_0UT。控制器10可以经由第一半导体器件11的焊盘121来传送或接收第一传输信号TS1。控制器10可以经由第一半导体器件11的焊盘130传送或接收第二传输信号TS2。第一半导体器件11可以根据模式设定信号SEN〈3:1>的逻辑电平组合来执行正常模式、测试模式、第一模式或第二模式。芯片选择信号SCSI可以被使能以选择第一半导体器件11。被使能以选择第二半导体器件14的另一个芯片选择信号(未示出)还可以从控制器10输出，并且可以被施加至第二半导体器件14。
[0018]模式控制信号发生器111可以经由焊盘110接收模式设定信号SEN〈3:1>、芯片选择信号SCSI和外部时钟信号SCK，以产生第一测试使能信号BST_SFTB、测试时钟信号BST_SCK以及第一输出选择信号和第二输出选择信号BST_0EB〈2:1>。模式控制信号发生器111可以经由焊盘110接收模式设定信号SEN〈3:1>、芯片选择信号SCSI和外部时钟信号SCK，以产生第一输入选择信号和第二输入选择信号BST_RXEN〈2:1>、以及第二测试使能信号BST_EN0第一测试使能信号BST_SFTB可以被使能成具有用于执行测试模式的逻辑“低”电平。测试时钟信号BST_SCK可以在执行正常模式或测试模式时从外部时钟信号SCK产生。第一输出选择信号BST_0EB〈1>可以在执行第二模式时被使能成具有逻辑“低”电平。第二输出选择信号BST_0EB〈2>可以在执行第一模式时被使能成具有逻辑“低”电平。第一输入选择信号BST_RXEN〈1>可以在执行第一模式时被使能成具有逻辑“高”电平。第二输入选择信号BST_RXEN〈2>可以在执行第二模式时被使能成具有逻辑“高”电平。第二测试使能信号BST_EN可以在执行第一模式或第二模式时被使能成具有逻辑“高”电平。
[0019]第一 I/O单元112可以包括第一输入路径122、第一输出路径123和第一 I/O控制器124。第一输入路径122可以经由焊盘121接收第一传输信号TS1。响应于第一输入路径122接收到第一输入选择信号BST_RXEN〈1>、第一测试使能信号BST_SFTB和测试时钟信号BST_SCK，第一传输信号TSl可以被接收。第一输入路径123可以将第一 I/O控制器124的输出信号经由焊盘121作为第一传输信号TSl输出。第一 I/O控制器124可以接收来自第一输入路径122或第二输入路径132的信号，并且可以响应于第一输出选择信号BST_0EB<1>和第二测试使能信号BST_EN将信号输出到第一输出路径123或者第二输入路径132。第一传输信号TSl可以包括选自数据信号、命令信号和地址信号中的至少一个。
[0020]第二 I/O单元113可以包括第二输入路径132、第二输出路径133、第二 I/O控制器134和第三输出路径135。第二输入路径132可以经由焊盘130接收第二传输信号TS2。响应于第二输入路径132接收到第二输入选择信号BST_RXEN〈2>、第一测试使能信号BST_SFTB和测试时钟信号BST_SCK，第二传输信号TS2可以被接收。第二输出路径133可以将第二 I/O控制器134的输出信号经由焊盘130作为第二传输信号TS2输出。第二 I/O控制器134可以接收来自第一输入路径122或第二输入路径132的信号，并且可以响应于第二输出选择信号BST_0EB〈2>和第二测试使能信号BST_EN来将信号输出至第二输出路径133或第三输出路径135。第三输出路径135可以包括驱动信号的驱动器，并且可以将测试输出信号BST_0UT经由焊盘131传送至控制器10。第二传输信号TS2可以包括选自数据信号、命令信号和地址信号中的至少一个。
[0021]在下文中，将参照图2来描述包括在第一 I/O单元112中的第一输入路径122、第一输出路径123和第一 I/O控制器124的配置。此外，将参照图2来描述包括在第二 I/O单元113中的第二输入路径132、第二输出路径133和第二 I/O控制器134的配置。
[0022]第一输入路径122可以包括第一输入缓冲器211、第一选择器212和第一锁存单元213。例如如果在第一模式中被使能成具有逻辑“高”电平的第一输入选择信号BST_RXEN〈1>被输入至第一输入缓冲器211中，则第一输入缓冲器211可以缓冲经由焊盘121输入的信号，以将缓冲的信号作为第一接收数据RX_D1输出。例如如果执行了测试模式，并且被使能成具有逻辑“低”电平的第一测试使能信号BST_SFTB被输入至第一选择器212中，则第一选择器212可以选择并输出经由焊盘120输入的信号。例如如果未执行测试模式，并且被禁止成具有逻辑“高”电平的第一测试使能信号BST_SFTB被输入至第一选择器212，则第一选择器212可以选择并输出第一输入缓冲器211的输出信号。第一锁存单元213可以与测试时钟信号BST_SCK同步地锁存并且输出第一选择器212的输出信号。当执行测试模式时产生测试时钟信号BST_SCK。第一输出路径123可以包括驱动信号的驱动器，并且可以经由焊盘121输出第一 I/O控制器124的输出信号。第一接收数据RX_D1可以被储存在第一通道(未示出)的存储器单元中。
[0023]第一 I/O控制器124可以包括第二选择器214和第三选择器215。例如如果执行了第一模式或第二模式，并且被使能成具有逻辑“高”电平的第二测试使能信号BST_EN被输入至第二选择器214中，则第二选择器214可以选择并输出从第二输入路径132输出的第二接收数据RX_D2。第二接收数据RX_D2可以被储存在第二通道(未示出)的存储器单元中。例如如果未执行第一模式和第二模式，并且被禁止成具有逻辑“低”电平的第二测试使能信号BST_EN被输入至第二选择器214，则第二选择器214可以选择并输出第一锁存单元213的输出信号。例如如果执行了第二模式，并且被使能成具有逻辑“低”电平的第一输出选择信号BST_0EB〈1>被输入至第三选择器215，则第三选择器215可以选择并输出第二选择器214的输出信号。例如如果未执行第二模式，并且被禁止成具有逻辑“高”电平的第一输出选择信号BST_0EB〈1>被输入至第三选择器215，则第三选择器215可以选择并输出从第一通道(未示出)的存储器单元输出的第一传输数据TX_D1。第一通道和第二通道可以经由单独的焊盘接收地址/命令信号。另外，第一通道和第二通道可以经由单独的焊盘接收并输出数据。
[0024]第二输入路径132可以包括第二输入缓冲器216、第四选择器217和第二锁存单元218。例如如果在第二模式中，被使能成具有逻辑“高”电平的第二输入选择信号BST_RXEN<2>被输入至第二输入缓冲器216，则第二输入缓冲器216可以缓冲经由焊盘130输入的信号，以将缓冲的信号作为第二接收数据RX_D2输出。如果执行了测试模式，并且被使能成具有逻辑“低”电平的第一测试使能信号BST_SFTB被输入至第四选择器217，则第四选择器217可以选择并输出从第二选择器214输出的信号。例如如果未执行测试模式，并且被禁止成具有逻辑“高”电平的第一测试使能信号BST_SFTB被输入至第四选择器217，则第四选择器217可以选择并输出第二输入缓冲器216的输出信号。第二锁存单元218可以与测试时钟信号BST_SCK同步地锁存并输出第四选择器217的输出信号。测试时钟信号BST_SCK在执行测试模式被时产生。第二输出路径133可以包括驱动信号的驱动器，并且可以将第二 I/O控制器134的输出信号经由焊盘130输出。第二接收数据RX_D2可以被储存在第二通道(未示出)的存储器单元中。
[0025]第二 I/O控制器134可以包括第五选择器219和第六选择器220。例如如果执行第一模式或第二模式，并且被使能成具有逻辑“高”电平的第二测试使能信号BST_EN被输入至第五选择器219，则第五选择器219可以选择并输出从第一输入路径122输出的第一接收数据RX_D1。第一接收数据RX_D1可以被储存在第一通道(未示出)的存储器单元中。例如如果未执行第一模式和第二模式，并且被禁止成具有逻辑“低”电平的第二测试使能信号BST_EN被输入至第五选择器219，则第五选择器219可以选择并输出第二锁存单元218的输出信号。例如如果执行第一模式，并且被使能成具有逻辑“低”电平的第二输出选择信号BST_0EB〈2>被输入至第六选择器220，则第六选择器220可以选择并输出第五选择器219的输出信号。例如如果未执行第一模式，并且被禁止成具有逻辑“高”电平的第二输出选择信号BST_0EB〈2>被输入至第六选择器220，则第六选择器220可以选择并输出从第二通道(未示出)的存储器单元输出的第二传输数据TX_D2。
[0026]参见图3，在芯片选择信号SCSI具有逻辑“高”电平(S卩，H)以选择第一半导体器件11时，第一输入选择信号和第二输入选择信号BST_RXEN〈2:1>、第一测试使能信号BST_SFTB、测试时钟信号BST_SCK、第一输出选择信号和第二输出选择信号BST_0EB〈2:1>、以及第二测试使能信号BST_EN的逻辑电平可以根据模式设定信号SEN〈3:1>的逻辑电平组合而被设定成执行正常模式、测试模式、第一模式或第二模式。
[0027]如果模式设定信号SEN〈3:1>具有‘000’的逻辑电平组合，则可以执行正常模式(即，NORMAL)。为了执行正常模式，第一输入选择信号和第二输入选择信号BST_RXEN〈2:1>可以被使能成具有逻辑“高”电平，第一测试使能信号BST_SFTB可以被禁止成具有逻辑“高”电平，测试时钟信号BST_SCK可以被产生，第一输出选择信号和第二输出选择信号BST_0EB<2:1>可以被禁止成具有逻辑“高”电平，以及第二测试使能信号BST_EN可以被禁止成具有逻辑“低”电平(即，L)。在模式设定信号SEN〈3:1>中，‘000’的逻辑电平组合意味着所有的模式设定信号SEN〈3>、模式设定信号SEN〈2>和模式设定信号SEN〈1>被设定成具有逻辑“低”电平。在正常模式中，经由焊盘121接收的数据可以被储存在第一通道的存储器单元中以作为第一接收数据RX_D1，或者储存在第一通道的存储器单元中的数据可以经由焊盘121输出为第一传输数据TX_D1。另外，在正常模式中，经由焊盘130接收的数据可以被储存在第二通道的存储器单元中以作为第二接收数据RX_D2，或者储存在第二通道的存储器单元中的数据可以经由焊盘130输出为第二传输数据TX_D2。用于执行正常模式的模式设定信号SEN〈3:1>的逻辑电平组合可以根据各种实施例被设定成不同。
[0028]如果模式设定信号SEN〈3:1>具有‘001’的逻辑电平组合，则可以执行测试模式(即，TEST)。为了执行测试模式，第一输入选择信号和第二输入选择信号BST_RXEN〈2:1>可以被禁止成逻辑“低”电平，第一测试使能信号BST_SFTB可以被使能成具有逻辑“低”电平，测试时钟信号BST_SCK可以被产生，以及第二测试使能信号BST_EN可以被禁止成具有逻辑“低”电平。在测试模式中，第一输出选择信号和第二输出选择信号BST_0EB〈2:1>可以具有逻辑“高”电平或逻辑“低”电平。在模式设定信号SEN〈3:1>中，‘001’的逻辑电平组合意味着模式设定信号SEN〈3>和模式设定信号SEN〈2>都被设定成具有逻辑“低”电平，而模式设定信号SEN〈1>被设定成具有逻辑“高”电平。
[0029]如果模式设定信号SEN〈3:1>具有‘100’的逻辑电平组合，则可以执行第一模式(即，FIRST)。为了执行第一模式，第一输入选择信号BST_RXEN〈1>可以被使能成具有逻辑“高”电平，第二输入选择信号BST_RXEN〈2>可以被禁止成具有逻辑“低”电平，第二测试使能信号BST_EN可以被使能成具有逻辑“高”电平，第一输出选择信号BST_0EB〈1>可以被禁止成具有逻辑“高”电平，以及第二输出选择信号BST_0EB〈2>可以被使能成具有逻辑“低”电平。可以执行第一模式，而与测试时钟信号BST_SCK的产生和第一测试使能信号BST_SFTB的逻辑电平无关。在模式设定信号SEN〈3:1>中，‘100’的逻辑电平组合意味着模式设定信号SEN〈3>被设定成具有逻辑“高”电平，而模式设定信号SEN〈2>和模式设定信号SEN〈1>都被设定成具有逻辑“低”电平。
[0030]如果模式设定信号SEN〈3:1>具有‘101’的逻辑电平组合，则可以执行第二模式(即，SECOND)。为了执行第二模式，第一输入选择信号BST_RXEN〈1>可以被禁止成具有逻辑“低”电平，第二输入选择信号BST_RXEN〈2>可以被使能成具有逻辑“高”电平，第二测试使能信号BST_EN可以被使能成具有逻辑“高”电平，第一输出选择信号BST_0EB〈1>可以被使能成具有逻辑“低”电平，以及第二输出选择信号BST_0EB〈2>可以被禁止成具有逻辑“高”电平。可以执行第二模式，而与测试时钟信号BST_SCK的产生和第一测试使能信号BST_SFTB的逻辑电平(即，X)无关。在模式设定信号SEN〈3:1>中，‘101’的逻辑电平组合意味着模式设定信号SEN〈3>和模式设定信号SEN〈1>都被设定成具有逻辑“高”电平，而模式设定信号SEN〈2>被设定成具有逻辑“低”电平。
[0031]图4图示了根据一个实施例的在半导体系统中执行的测试模式的操作。参见图4，例如如果具有‘001’的逻辑电平组合的模式设定信号SEN〈3:1>被施加至第一半导体器件11，则第一测试使能信号BST_SFTB可以被使能成具有逻辑“低”电平，测试时钟信号BST_SCK可以被产生，以及第二测试使能信号BST_EN可以被禁止成具有逻辑“低”电平。因而，经由焊盘120输入的信号可以经由第一选择器212、第一锁存单元213、第二选择器214、第四选择器217、第二锁存单元218、第五选择器219和第三输出路径135 (即，见黑箭头线)被输出至焊盘131。如果执行了测试模式，则可以验证第一选择器212、第一锁存单元213、第二选择器214、第四选择器217、第二锁存单元218、第五选择器219以及第三输出路径135的接口的正常/异常。
[0032]图5图示了根据一个实施例的在半导体系统中执行的第一模式的操作。参见图5，例如如果具有‘100’的逻辑电平组合的模式设定信号SEN〈3:1>被施加至第一半导体器件11，则第一输入选择信号BST_RXEN〈1>可以被使能成具有逻辑“高”电平，第二测试使能信号BST_EN可以被使能成具有逻辑“高”电平，以及第二输出选择信号BST_0EB〈2>可以被使能成具有逻辑“低”电平。因而，经由焊盘121输入的信号可以经由第一输入缓冲器211、第五选择器219、第六选择器220以及第二输出路径133 (即，见黑色箭头线)被输出至焊盘130。如果执行了第一模式，则可以验证第一输入缓冲器211、第五选择器219、第六选择器220以及第二输出路径133的接口的正常/异常。
[0033]图6图示了根据一个实施例的在半导体系统中执行的第二模式的操作。参见图6，例如如果具有‘101’的逻辑电平组合的模式设定信号SEN〈3:1>被施加至第一半导体器件11，则第二输入选择信号BST_RXEN〈2>可以被使能成具有逻辑“高”电平，第二测试使能信号BST_EN可以被使能成具有逻辑“高”电平，以及第一输出选择信号BST_0EB〈1>可以被使能成具有逻辑“低”电平。因而，经由焊盘130输入的信号可以经由第二输入缓冲器216、第二选择器214、第三选择器215以及第一输出路径123 (即，见黑色箭头线)被输出至焊盘121。如果执行第二模式，则可以验证第二输入缓冲器216、第二选择器214、第三选择器215以及第一输出路径123的接口的正常/异常。
[0034]如上所述，根据一个实施例的半导体系统可以提供根据模式设定信号SEN〈3:1>的逻辑电平组合经由各种I/O路径传送信号的各种模式。因而，可以容易地验证任意信号模式的接口的正常/异常。例如，可以在测试模式中验证第一选择器212、第一锁存单元213、第二选择器214、第四选择器217、第二锁存单元218、第五选择器219以及第三输出路径135的接口的正常/异常。另外，可以在第一模式中验证第一输入缓冲器211、第五选择器219、第六选择器220以及第二输出路径133的接口的正常/异常。此外，可以在第二模式中验证第二输入缓冲器216、第二选择器214、第三选择器215以及第一输出路径123的接口的正常/异常。
[0035]在下文中，将参照图7更加全面地描述根据一个实施例的包括在半导体系统中的第一 I/O单元112a和第二 I/O单元113a的配置。第一 I/O单元112a可以包括第一输入路径122a、第一输出路径123和第一 I/O控制器124a。第二 I/O单元113a可以包括第二输入路径132a、第二输出路径133、第二 I/O控制器134a以及第三输出路径135。在图7中，在图2中使用的相同的附图标记或者相同的参考指示符表示相同的元件。
[0036]第一输入路径122a可以包括第一输入缓冲器711、第一选择器712和第一锁存单元713。例如如果在第一模式中被使能成具有逻辑“高”电平的第一输入选择信号BST_RXEN<1>被输入至第一输入缓冲器711，则第一输入缓冲器711可以将经由焊盘121输入的信号缓冲，以将缓冲的信号作为命令/地址信号RX_CA输出。例如如果执行了测试模式，并且被使能成具有逻辑“低”电平的第一测试使能信号BST_SFTB被输入至第一选择器712，则第一选择器712可以选择并输出经由焊盘120输入的信号。例如如果未执行测试模式，并且被禁止成具有逻辑“高”电平的第一测试使能信号BST_SFTB被输入至第一选择器712，则第一选择器712可以选择并输出第一输入缓冲器711的输出信号。第一锁存单元713可以与产生测试时钟信号BST_SCK同步地锁存并输出第一选择器712的输出信号。测试时钟信号BST_SCK可以当执行测试模式时产生。命令/地址信号RX_CA可以包括用于操作第一通道(未示出)的存储器单元的命令和地址。可替选地，根据各种实施例，代替命令/地址信号RX_CA的数据可以从第一输入缓冲器711输出。
[0037]第一 I/O控制器124a可以包括第二选择器714和第一传输门715。例如如果执行了第一模式或第二模式，并且被使能成具有逻辑“高”电平的第二测试使能信号BST_EN被输入至第二选择器714，则第二选择器714可以选择并输出从第二输入路径132a输出的接收数据RX_D。例如如果未执行第一模式和第二模式，并且被禁止成具有逻辑“低”电平的第二测试使能信号BST_EN被输入至第二选择器714，则第二选择器714可以选择并输出第一锁存单元713的输出信号。第一传输门715可以导通以将第二选择器714的输出信号传送至第一输出路径123。
[0038]第二输入路径132a可以包括:第二输入缓冲器716、第三选择器717和第二锁存单元718。例如如果在第二模式中被使能成具有逻辑“高”电平的第二输入选择信号BST_RXEN<2>被输入至第二输入缓冲器716，则第二输入缓冲器716可以缓冲经由焊盘130输入的信号，以将缓冲的信号作为接收数据RX_D输出。例如如果执行了测试模式，并且被使能成具有逻辑“低”电平的第一测试使能信号BST_SFTB被输入至第三选择器717，则第三选择器717可以选择并输出从第二选择器714输出的信号。例如如果未执行测试模式，并且被禁止成具有逻辑“高”电平的第一测试使能信号BST_SFTB被输入至第三选择器717，则第三选择器717可以选择并输出第二输入缓冲器716的输出信号。第二锁存单元718可以与测试时钟信号BST_SCK同步地锁存并输出第三选择器717的输出信号。测试时钟信号BST_SCK可以当执行测试模式时产生。接收数据1?_0可以被储存在第二通道(未示出)的存储器单元中。
[0039]第二 I/O控制器134a可以包括第四选择器719和第五选择器720。例如如果执行了第一模式或第二模式，并且被使能成具有逻辑“高”电平的第二测试使能信号BST_EN被输入至第四选择器719，则第四选择器719可以选择并输出从第一输入路径122a输出的命令/地址信号RX_CA。例如如果未执行第一模式和第二模式，并且被禁止成具有逻辑“低”电平的第二测试使能信号BST_EN被输入至第四选择器719，则第四选择器719可以选择并输出第二锁存单元718的输出信号。例如如果执行了第一模式，并且被使能成具有逻辑“低”电平的第二输出选择信号BST_0EB〈2>被输入至第五选择器720，则第五选择器720可以选择并输出第四选择器719的输出信号。例如如果未执行第一模式，并且被禁止成具有逻辑“高”电平的第二输出选择信号BST_0EB〈2>被输入至第五选择器720，则第五选择器720可以选择并输出从第二通道(未示出)的存储器单元中输出的传输数据TX_D。
[0040]图7中所示的第一 I/O单元112a可以具有与图2中所示的第一 I/O单元112基本相同的配置，除了第一传输门715代替第三选择器215包括在第一 I/O控制器124a中，并且命令/地址信号RX_CA代替第一接收数据data RX_D1经由第一输入路径122a输入。因而，将省略图7中所示的第一 I/O单元112a的详细描述和操作。
[0041]如上所述，根据实施例中的任何一个的半导体系统可以提供经由各种I/O路径来传送信号的各种模式。因而，可以容易地验证任意信号模式的接口的正常/异常。
[0042]以上所述的半导体器件和/或半导体系统(见图1至图7)在存储器件、处理器和计算机系统的设计中特别有用。例如，参见图8，图示了使用根据实施例的半导体器件和/或半导体系统的框图，并且整体上通过附图标记1000来表示。系统1000可以包括一个或更多个处理器或中央处理器单元(“CPU”)1100。CPU 1100可以单独地使用或者与其它CPU组合使用。虽然CPU 1100将主要以单数形式提及，但是对于本领域的技术人员将理解的是，可以实现具有任何数目的物理CPU或逻辑CPU的系统。
[0043]芯片组1150在工作中可以与CPU 1100耦接。芯片组1150是CPU 1100与系统1000的其它部件之间的信号的通信路径，所述其它部件可以包括存储器控制器1200、输入/输出(“I/o”)总线1250和盘驱动器控制器1300。根据该系统的配置，可以经由芯片组1150来传送若干不同信号中的任何一个，并且本领域的技术人员将理解的是，在不改变该系统的基本性质的情况下，可以容易地调整信号贯穿系统1000的路由。
[0044]如上所述，存储器控制器1200在工作中可以与芯片组1150耦接。存储器控制器1200可以包括以上参照图1至图7所讨论的至少一种半导体器件和/或半导体系统。因而，存储器控制器1200可以经由芯片组1150接收从CPU 1100提供的请求。在可替选实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200在工作中可以与一个或更多个存储器件1350耦接。在一个实施例中，存储器件1350可以包括以上结合图1至图7所讨论的至少一种半导体器件和/或半导体系统，存储器件1350可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但不限制于:单列直插式存储模块(“SIMM”)和双列直插式存储模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据这二者使外部数据储存设备的安全去除便利。
[0045]芯片组1150还可以与I/O总线1250耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。另外，I/O总线1250可以被集成在芯片组1150中。
[0046]盘驱动器控制器1450(即，内部盘驱动器)也可以在工作中与芯片组1150耦接。盘驱动器控制器1450可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据这二者使外部数据储存设备的断开便利。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者实际上可以利用包括以上关于I/O总线1250所提及的所有通信协议中的任何类型与芯片组1150通信。
[0047]需要注意的是，以上结合图8所述的系统1000仅仅是利用以上结合图1至图7所讨论的半导体器件和/或半导体系统的一个示例。在诸如蜂窝电话或数码照相机之类的可替选实施例中，这些部件可以不同于图8中所示的实施例。
[0048]通过本发明的实施例可以看出，本发明提供了下面技术方案:
[0049]1.一种半导体器件，包括:
[0050]第一输入/输出(I/O)单元，其包括经由第一焊盘接收信号的第一输入路径、以及将信号输出至所述第一焊盘的第一输出路径和第一 I/O控制器；以及
[0051]第二 I/O单元，其包括经由第二焊盘接收信号的第二输入路径、以及将信号输出至所述第二焊盘的第二输出路径和第二 I/O控制器，
[0052]其中，所述第二 I/O控制器在第一模式中，经由所述第一输入路径接收第一信号，并且经由所述第二输出路径输出所述第一信号，以及所述第一 I/O控制器在第二模式中，经由所述第二输入路径接收第二信号，并且经由所述第一输出路径输出所述第二信号。
[0053]2.如技术方案I所述的半导体器件，其中，所述第一输入路径包括第一输入缓冲器，其适于响应于第一输入选择信号来缓冲经由所述第一焊盘输入的信号，以及
[0054]其中，所述第一输入选择信号在所述第一模式中被使能。
[0055]3.如技术方案2所述的半导体器件，其中，所述第一 I/O单元还包括:
[0056]第三焊盘，其与所述第一输入路径耦接，
[0057]其中，所述第一输入路径包括:
[0058]第一选择器，其适于响应于第一测试使能信号来选择性地将所述第一输入缓冲器的输出信号或者经由所述第三焊盘输入的信号输出；以及
[0059]第一锁存单元，其适于与测试时钟信号同步地锁存并输出所述第一选择器的输出信号。
[0060]4.如技术方案2所述的半导体器件，其中，所述第一 I/O控制器包括:
[0061]第二选择器，其适于响应于第二测试使能信号来选择性将所述第一输入路径或者所述第二输入路径的输出信号输出，所述第二测试使能信号在所述第一模式或者所述第二模式中被使能；以及
[0062]第三选择器，其适于响应于第一输出选择信号来选择性地将所述第二选择器的输出信号或者第一传输信号输出至所述第一输出路径，所述第一输出选择信号在所述第二模式中被使能；
[0063]5.如技术方案I所述的半导体器件，其中，所述第二输入路径包括第二输入缓冲器，所述第二输入缓冲器适于响应于第二输入选择信号来缓冲经由所述第二焊盘输入的信号，以及
[0064]其中，所述第二输入选择信号在所述第二模式中被使能。
[0065]6.如技术方案5所述的半导体器件，其中，所述第二输入路径包括:
[0066]第四选择器，其适于响应于第二测试使能信号来选择性地将所述第二输入缓冲器的输出信号或者所述第一 I/O控制器的输出信号输出；以及
[0067]第二锁存单元，其适于与测试时钟信号同步地锁存并输出所述第四选择器的输出信号。
[0068]7.如技术方案5所述的半导体器件，其中，所述第二 I/O控制器包括:
[0069]第五选择器，其适于响应于第二测试使能信号来选择性地将所述第一输入路径或者所述第二输入路径的输出信号输出，所述第二测试使能信号在所述第一模式或者所述第二模式中被使能；以及
[0070]第六选择器，其适于响应于第二输出选择信号来选择性将所述第五选择器的输出信号或者第二传输信号输出至所述第二输出路径，所述第二输出选择信号在所述第一模式中被使能。
[0071]8.如技术方案7所述的半导体器件，其中，所述第二 I/O单元包括:
[0072]第四焊盘；
[0073]第三输出路径，其包括与所述第四焊盘耦接的至少一个驱动器，并且适于将从所述第五选择器输出的数据输出至所述第四焊盘。
[0074]9.如技术方案I所述的半导体器件，还包括:
[0075]模式控制信号发生器，其适于接收模式设定信号和芯片选择信号，并且适于产生第一输入选择信号、第二输入选择信号、第一输出选择信号和第二输出选择信号，
[0076]其中，所述第一输入选择信号、所述第二输入选择信号、所述第一输出选择信号和所述第二输出选择信号中的至少一个根据在芯片选择信号被使能时所述模式设定信号的逻辑电平组合来使能或禁止。
[0077]10.如技术方案9所述的半导体器件，
[0078]其中，所述第一输入选择信号和所述第二输出选择信号在所述第一模式中被使能；以及
[0079]其中，所述第二输入选择信号和所述第一输出选择信号在所述第二模式中被使會K。
[0080]11.如技术方案9所述的半导体器件，
[0081]其中，所述第一 I/O单元包括与所述第一输入路径耦接的第三焊盘，
[0082]其中，所述第二 I/O单元包括:
[0083]第四焊盘；以及
[0084]第三输出路径，其与所述第四焊盘和所述第二 I/O控制器耦接，
[0085]其中，所述模式控制信号发生器适于产生第一测试使能信号，
[0086]其中，所述第一测试使能信号被使能以执行测试模式，以及
[0087]其中，如果执行了所述测试模式，则经由所述第三焊盘输入的信号经由所述第一输入路径、所述第一 I/O控制器、所述第二输入路径、所述第二 I/O控制器以及所述第三输出路径输出至所述第四焊盘。
[0088]12.如技术方案11所述的半导体器件，
[0089]其中，所述模式控制信号发生器适于在所述测试模式中从外部时钟信号产生测试时钟信号，并且适于产生第二测试使能信号，以及
[0090]其中，所述第二测试使能信号在所述第一模式或所述第二模式中被使能。
[0091]13.—种半导体系统，包括:
[0092]控制器，其适于输出模式设定信号、芯片选择信号和外部时钟信号；以及
[0093]半导体器件，其包括第一焊盘和第二焊盘，
[0094]其中，如果所述半导体器件响应于所述模式设定信号而在第一模式中操作，则所述半导体器件将经由所述第一焊盘输入的信号经由第一输入路径、第二输入/输出I/o控制器和第二输出路径输出至所述第二焊盘，以及
[0095]其中，如果所述半导体器件响应于所述模式设定信号而在第二模式中操作，则所述半导体器件将经由所述第二焊盘输入的信号经由第二输入路径、第一 I/o控制器和第一输出路径输出至所述第一焊盘。
[0096]14.如技术方案13所述的半导体系统，
[0097]其中，所述半导体器件包括模式控制信号发生器，所述模式控制信号发生器适于接收所述模式设定信号和所述芯片选择信号，并且适于产生第一输入选择信号、第二输入选择信号、第一输出选择信号和第二输出选择信号，
[0098]其中，所述第一输入选择信号、所述第二输入选择信号、所述第一输出选择信号和所述第二输出选择信号中的至少一个根据在所述芯片选择信号被使能时所述模式设定信号的逻辑电平组合来使能或禁止，以及
[0099]其中，所述第一输入选择信号和所述第二输出选择信号在所述第一模式中被使能，以及所述第二输入选择信号和所述第一输出选择信号在所述第二模式中被使能。
[0100]15.如技术方案14所述的半导体系统，
[0101]其中，所述半导体器件包括:
[0102]第三焊盘，其与所述第一输入路径耦接；以及
[0103]第三输出路径，其与所述第二 I/O控制器耦接；以及
[0104]第四焊盘，其与所述第三输出路径耦接，
[0105]其中，所述模式控制信号发生器适于产生第一测试使能信号，
[0106]其中，所述第一测试使能信号被使能以执行测试模式；以及
[0107]其中，如果执行了所述测试模式，则经由所述第三焊盘输入的信号经由所述第一输入路径、所述第一 I/O控制器、所述第二输入路径、所述第二 I/O控制器和所述第三输出路径被输出至所述第四焊盘。
[0108]16.如技术方案14所述的半导体系统，
[0109]其中，所述模式控制信号发生器适于在所述测试模式中从所述外部时钟信号产生测试时钟信号，并且适于产生第二测试使能信号，以及
[0110]其中，所述第二测试使能信号在所述第一模式或所述第二模式中被使能。
[0111]17.如技术方案13所述的半导体系统，其中，所述半导体器件包括:
[0112]第一 I/O单元，其包括经由所述第一焊盘接收信号的所述第一输入路径、以及将信号输出至所述第一焊盘的所述第一 I/O控制器和所述第一输出路径；以及
[0113]第二 I/O单元，其包括经由所述第二焊盘接收信号的所述第二输入路径、以及将信号输出至所述第二焊盘的所述第二 I/O控制器和所述第二输出路径。
[0114]18.如技术方案17所述的半导体系统，其中，所述第一输入路径包括:
[0115]第一输入缓冲器，其适于响应于第一输入选择信号来缓冲经由所述第一焊盘输入的信号；以及
[0116]第一选择器，其适于响应于第一测试使能信号来选择性地将所述第一输入缓冲器的输出信号或者经由第三焊盘输入的信号输出；以及
[0117]第一锁存单元，其适于与测试时钟信号同步地锁存并输出所述第一选择器的输出信号，
[0118]其中，所述第一输入选择信号在所述第一模式中被使能。
[0119]19.如技术方案18所述的半导体系统，其中，所述第一 I/O控制器包括:
[0120]第二选择器，其适于响应于第二测试使能信号来选择性地将所述第一输入路径或者所述第二输入路径的输出信号输出；以及
[0121]第三选择器，其适于响应于第一输出选择信号来选择性地将所述第二选择器的输出信号或者第一传输信号输出至所述第一输出路径，
[0122]其中，所述第二测试使能信号在所述第一模式或者所述第二模式中被使能，以及
[0123]其中，所述第一输出选择信号在所述第二模式中被使能。
[0124]20.如技术方案17所述的半导体系统，其中，所述第二输入路径包括:
[0125]第二输入缓冲器，其适于响应于第二输入选择信号来缓冲经由所述第二焊盘输入的信号；
[0126]第四选择器，其适于响应于第二测试使能信号来选择性地将所述第二输入缓冲器的输出信号或者所述第一 I/O控制器的输出信号输出；以及
[0127]第二锁存单元，其适于与测试时钟信号同步地锁存并且输出所述第四选择器的输出信号，
[0128]其中，所述第二输入选择信号在所述第二模式中被使能。
【主权项】
1.一种半导体器件，包括: 第一输入/输出(I/O)单元，其包括经由第一焊盘接收信号的第一输入路径、以及将信号输出至所述第一焊盘的第一输出路径和第一 I/o控制器；以及 第二 I/O单元，其包括经由第二焊盘接收信号的第二输入路径、以及将信号输出至所述第二焊盘的第二输出路径和第二 I/o控制器， 其中，所述第二 I/o控制器在第一模式中，经由所述第一输入路径接收第一信号，并且经由所述第二输出路径输出所述第一信号，以及所述第一 I/o控制器在第二模式中，经由所述第二输入路径接收第二信号，并且经由所述第一输出路径输出所述第二信号。2.如权利要求1所述的半导体器件，其中，所述第一输入路径包括第一输入缓冲器，其适于响应于第一输入选择信号来缓冲经由所述第一焊盘输入的信号，以及 其中，所述第一输入选择信号在所述第一模式中被使能。3.如权利要求2所述的半导体器件，其中，所述第一I/O单元还包括: 第三焊盘，其与所述第一输入路径耦接， 其中，所述第一输入路径包括: 第一选择器，其适于响应于第一测试使能信号来选择性地将所述第一输入缓冲器的输出信号或者经由所述第三焊盘输入的信号输出；以及 第一锁存单元，其适于与测试时钟信号同步地锁存并输出所述第一选择器的输出信号。4.如权利要求2所述的半导体器件，其中，所述第一I/O控制器包括: 第二选择器，其适于响应于第二测试使能信号来选择性将所述第一输入路径或者所述第二输入路径的输出信号输出，所述第二测试使能信号在所述第一模式或者所述第二模式中被使能；以及 第三选择器，其适于响应于第一输出选择信号来选择性地将所述第二选择器的输出信号或者第一传输信号输出至所述第一输出路径，所述第一输出选择信号在所述第二模式中被使能。5.如权利要求1所述的半导体器件，其中，所述第二输入路径包括第二输入缓冲器，所述第二输入缓冲器适于响应于第二输入选择信号来缓冲经由所述第二焊盘输入的信号，以及 其中，所述第二输入选择信号在所述第二模式中被使能。6.如权利要求5所述的半导体器件，其中，所述第二输入路径包括: 第四选择器，其适于响应于第二测试使能信号来选择性地将所述第二输入缓冲器的输出信号或者所述第一 I/O控制器的输出信号输出；以及 第二锁存单元，其适于与测试时钟信号同步地锁存并输出所述第四选择器的输出信号。7.如权利要求5所述的半导体器件，其中，所述第二I/O控制器包括: 第五选择器，其适于响应于第二测试使能信号来选择性地将所述第一输入路径或者所述第二输入路径的输出信号输出，所述第二测试使能信号在所述第一模式或者所述第二模式中被使能；以及 第六选择器，其适于响应于第二输出选择信号来选择性将所述第五选择器的输出信号或者第二传输信号输出至所述第二输出路径，所述第二输出选择信号在所述第一模式中被使能。8.如权利要求7所述的半导体器件，其中，所述第二I/O单元包括: 第四焊盘； 第三输出路径，其包括与所述第四焊盘耦接的至少一个驱动器，并且适于将从所述第五选择器输出的数据输出至所述第四焊盘。9.如权利要求1所述的半导体器件，还包括: 模式控制信号发生器，其适于接收模式设定信号和芯片选择信号，并且适于产生第一输入选择信号、第二输入选择信号、第一输出选择信号和第二输出选择信号， 其中，所述第一输入选择信号、所述第二输入选择信号、所述第一输出选择信号和所述第二输出选择信号中的至少一个根据在芯片选择信号被使能时所述模式设定信号的逻辑电平组合来使能或禁止。10.一种半导体系统，包括: 控制器，其适于输出模式设定信号、芯片选择信号和外部时钟信号；以及 半导体器件，其包括第一焊盘和第二焊盘， 其中，如果所述半导体器件响应于所述模式设定信号而在第一模式中操作，则所述半导体器件将经由所述第一焊盘输入的信号经由第一输入路径、第二输入/输出I/o控制器和第二输出路径输出至所述第二焊盘，以及 其中，如果所述半导体器件响应于所述模式设定信号而在第二模式中操作，则所述半导体器件将经由所述第二焊盘输入的信号经由第二输入路径、第一 I/o控制器和第一输出路径输出至所述第一焊盘。
【文档编号】G06F13/38GK105988958SQ201510062327
【公开日】2016年10月5日
【申请日】2015年2月5日
【发明人】尹荣俊
【申请人】爱思开海力士有限公司