专利名称：板线读出的制作方法
技术领域：
本发明一般地涉及集成电路。具体地说，本发明涉及经由板线(plateline)从存储单元读出。
所述电容器包括被介质层159隔开的第一电极153和第二电极157。单元电容器的第一电极153与晶体管的第二结点相连。第一电极用作存储信息的存储节点，而且一般称为存储节点电极。第二电极可与恒压电源180相连，而且通常称为极板。
把多个单元按行和列排列而形成单元阵列，在行方向上由字线连接，在列方向上由位线连接。单元电容器的第二电极、即极板一般用作阵列中各单元的公用极板。
阵列的位线连接至读出放大器以便于存储器存取。每个读出放大器与一对位线相连。该对位线中含被选存储单元的那条位线称为原位线，另一条位线则称为补充位线。
通过激活字线致使晶体管导通、把位线连接至存储节点，从而对存储单元进行存取。对于读操作，把存储单元中存储的信息传递至位线。来自存储单元的电荷在位线对上产生电压差。读出放大器感测到该电压差并将其放大，产生代表该单元中存储的信息的信号。在写操作中，读出放大器将原位线充电至代表要存入该单元的信息的电压电平。
图2是表示传统存储单元的操作的时序图201。图中示出极板(PE)、原位线(BL)、字线(WL)以及存储节点(SN)信号。如图所示，单元电容器的极板与恒压电源Vpe连接，例如Vpe大约为Vblh/2，这里Vblh等于位线的高电平。对于写操作270，把BL充电至等于要写入存储单元的信息的电压电平。通过激活字线(如由WL＝Vpp表明的)将存储节点连接至位线。在数据写入存储单元后，字线被释放(例如，WL＝0)，以便使存储节点隔离或浮动。
在读操作260或存储器存取的准备过程中，均衡电路使上述位线对均衡至电压电平Vbleq。例如，Vbleq约等于VbIh/2。其他值、如VDD/2也是有效的。激活字线以开始读操作。激活字线使存储节点与位线连接。根据所存储的值，把位线的电位略微拉高或拉低，从而在位线对之间产生负或正的电压差。
读操作使存储节点放电至Vbleq附近。为了将信息再存回存储单元中，在读操作之后执行恢复操作290。
如上所述，传统的DRAM集成电路通过单元晶体管的结点读出单元电容器的存储节点中存储的信息。这种存储单元读出方案要求位线与单元晶体管的结点之间有触点。这种要求使得具有例如小于6F2(其中F为最小特征尺寸)的单元面积的单元设计难以容纳位线触点，尤其当单元电容器为迭层式电容器时。
上述讨论表明，期望提供一种有利于实现较小单元尺寸的改进的读出方案。
本发明的详细描述本发明涉及存储单元所用的读出方案。该读出方案可用于半导体集成电路(IC)，如随机存取存储器(RAM)或者其他类型的存储IC或逻辑IC，RAM包括动态RAM(DRAM)、Rambus DRAM与SLDRAM等高速DRAM、铁电RAM(FRAM)、同步DRAM(SDRAM)合并DRAM-逻辑芯片(嵌入式DRAM)。
根据本发明，读出方案采用板线来将信息移出或移入存储单元。通过板线读出信息与通过位线读出信息的传统读出方案不同。
使用板线读出可提供若干优点。由板线读出得出的一个优点是给设计人员提供了位线设计上的灵活性。例如，存储器阵列的位线可连接在一起而形成公用位线，或者相对于字线具有各种取向(例如，平行、对角或垂直)。阵列的位线可以包括导电板，所有存储单元均连接于该板而形成公用位线。该导电板可包括金属、掺杂多晶硅或者其他导电材料。位线设计中的灵活性有助于实现较小的单元尺寸，如6F2或更小。
另外，可在衬底中形成位线。例如，可以注入掺杂剂而在硅衬底中形成重掺杂区或阱(well)，以便形成位于阵列晶体管之下的隐埋位线。这些阱可为带状或线状，用来连接多个单元。这些带状阱可具有相对于字线不同的取向。例如，把这些带连接在一起而形成公用位线。而且，可用某个公用阱作为公用位线。隐埋位线的好处在于使用这种隐埋位线能增加其上可形成电容器(例如迭层式电容器)的表面积，并且能为形成电容器提供更平整的表面，从而得到改进的加工窗口(process window)和更高的成品率。
图3a表示按照本发明的一个实施例的存储单元301。如图所示，存储单元包括存取晶体管310和单元电容器350。该存取晶体管包括例如场效应晶体管(FET)，诸如p型FET(pFET)或n型FET(nFET)。FET可以用垂直单元晶体管(vertical cell transistor)的形式实现。在有关文献中描述了这种垂直单元晶体管，例如W.F.Richardson等在1985IEDM Tech.Digest第714-717页(1985年)发表的“沟槽晶体管交叉点DRAM单元”；以及K.Sunouchi等在1989 IEDM Tech.Digest第23-26页(1989)发表的“用于64/256兆比特DRAM的环形栅晶体管(SGT)单元”；上述两篇文献在本文中被全面引用。采用平面晶体管或其他类型的晶体管也同样有效。
所述晶体管的第一结点311与位线325连接。该位线连接到电压源。例如，该电压源的电压等于Vs。根据本发明的一个实施例，所述位线作为存储器阵列中各单元的公用位线。所述位线可由例如金属、掺杂多晶硅或重掺杂硅形成。所述晶体管的栅电极313与字线326连接。
所述电容器包括由介质层359隔开的第一和第二单元电容器电极353与357。在一个实施例中，所述电容器包括迭层式电容器。所述迭层式电容器包括例如某种简单的迭层电容器。其他的迭层式电容器、诸如圆柱形电容器、采用半球形晶粒(HSG)的电容器或者含高ε介质的电容器也是可用的。其他类型的电容器、如沟槽电容器和/或多位电容器也是可用的。例如，Takashi Okuda等人在IEEE J.ofSolid-State Circuits第32卷、11月No.11、第1743-1747(1997)页发表的“四级存储4Gb DRAM”中描述了多单元(multi-cell)电容器，在本文中全面引用该文献。第一单元电容器电极353与存取晶体管的第二结点连接，而第二单元电容器电极与板线390连接。如图3b所示，设置形成板线390的第二单元电极也是可用的。
多个单元排列成行和列，在行方向上由字线连接，在列方向上由板线连接。一般，字线垂直于板线。设置与字线不垂直(例如与字线斜交)的板线也是可用的。
在一个实施例中，板线连接到读出放大器。读出放大器例如可包括用于存储器IC的传统的读出放大器。也可采用诸如题为“经改进的读出放大器”的同时待审的美国专利申请USSN 09/225,665中所描述的那些读出放大器，本文中全面引用上述申请。读出放大器与一对板线连接。板线对中含被选存储单元的那条板线称为原板线，而另一条板线称为补充板线。
一般，通过激活与某存储单元连接的字线来对该存储单元进行存取。在写操作期间，使原板线充电至随要写入的信息而定的电压电平。在存储节点浮动后，板线电压会影响存储节点中的电压。
对于读操作，原板线电压受到存储单元中所存储的信息的影响，使板线对中产生电压差。该差值或者为正或者为负，随存储节点中的信息而定。读出放大器感测该电压差并将其放大。
由于漏电的原因，存储节点中贮存的电荷随时间而耗散，这就需要更新操作来恢复信息。电流泄漏的路径之一是通过存取晶体管。根据本发明的一个实施例，处于不活动状态的字线具有使通过存取晶体管的电流泄漏减少的电压电位(字线低电位)。对于nFET存取晶体管，字线低电位包括非0V的电压电位。在一个实施例中，字线低电位包括负电压电位。例如，负字线低电位大约为-0.1V至-1.0V，最好大约在-0.5V左右。其他负字线低电平也同样有效。
在另一实施例中，为存取晶体管的管体加偏压、使其在某一参考电位、以便增加其栅极阈电压(VT)。在一个实施例中，为存取晶体管所在的阵列阱加偏压而使其在某一参考电位、从而对晶体管的管体加偏压。这就提高了器件设计的灵活性。因为由此产生较高VT，所以减少了通过存取晶体管沟道的漏电流。例如，为nFET存取晶体管的管体加偏压而使其处于负电位、比如负字线低电位，从而提高其阈电压。
在一个实施例中，晶体管的管体被动态地偏置。可通过为晶体管所在的阵列阱加偏压来实现晶体管管体的偏置。在不工作状态下，为晶体管的管体加偏压以增加其栅极VT，以便降低泄漏和增加保存时间。在工作状态下，动态地改变存取晶体管的管体电压以便减小栅极VT，从而增加其电流驱动能力。因此，为晶体管管体动态地加偏压有利地提高了器件性能，并且减少了漏电流。对于低功率与绝缘体衬底硅(SOI)应用，为晶体管管体动态地加偏压特别有效。
在nFET的情况下，在不工作状态下，为晶体管管体加偏压而使其处于某一负电位、从而增加其VT，并且在工作状态下，动态地从增加改为减少其VT。例如，为nFET的管体加偏压，从不工作状态下的-0.5V左右到工作状态下的0V左右。对于pFET的情况，相应地改变偏置电压的极性。
在一个实施例中，通过对晶体管所在衬底中的阱加偏压来对晶体管的管体加偏压。或者，晶体管的管体可以是浮动的。在这种应用中，可通过把管体直接连接到字线或偏置源来对晶体管的管体加偏置。这对于6F2或更小的单元设计特别有用。
在备选实施例中，动态控制连接到位线的参考电压、以便改善所述板线读出方案的工作。
图4表示按照本发明的一个实施例的存储单元的工作时序图。图中示出位线(BL)、板线(PL)、字线(WL)以及存储节点(SN)的各个信号。SN信号代表存储单元中存储的数据。BL处于恒定的电压电平Vs。在t0时刻，WL是不活动的(由逻辑0表示)。这样隔离了存储节点。在存储器存取的准备过程中，PL被均衡至Vpleq。
在t1，WL被激活(由逻辑1表示)而开始写操作。激活的WL使存储节点与BL相连，导致SN预充电至BL的电压电位。然后PL被充电到某个适当的电压电平，该电平随要写入存储单元的数据而定。例如，使PL充电到高电平或逻辑1电平(例如约1-2.5V或者约2Vpleq)以便写入1，或者使PL降至低电平或逻辑0电平(例如0V左右)以便写入0。
在t2，WL被释放、以便隔离存储节点。在下一次存取的准备过程中，PL被均衡至Vpleq。由于PL与SN之间的电荷耦合，SN的电压受到影响。如果在t1-t2期间PL处于逻辑1(例如Vpl等于2Vpleq左右)，上述耦合使SN下摆至BL-Vpleq的值。如果在t1-t2期间PL处于逻辑0(0V左右)，则SN上摆至BL+Vpleq。
在t2-t3期间，由于WL是不活动的，存储节点与相邻导体之间电绝缘。结果，单元电容器上的电荷得以维持。
在t3，WL被激活而执行读操作。板线是浮动的。板线浮动是通过用板线隔离电路将板线与其读出放大器的均衡电路隔离来实现的。激活WL使存储节点与位线电连接，使得存储节点具有BL的电压电位。在t4，存储节点与板线之间的电荷耦合使得PL或者上拉或下拉，随该存储节点中存储的信息而定。PL的上拉或下拉在板线对中产生电压差。例如，如果SN等于逻辑1，PL被上拉至Vpleq以上而产生正电压差；如果SN等于逻辑0，PL被下拉至Vpleq以下而产生负电压差。在t4-t5期间，读出放大器感测板线对的两条板线之间的差分信号并将其放大，根据存储节点中所存的信号使板线充电至逻辑1或逻辑0。
在t5-t6期间，可把放大后的信号转移到其他电路。在t6完成此次读操作后，WL被释放，并且板线均衡器被激活、以便将PL充电至Vpleq。因为存储节点SN由于不活动的WL而被隔离，所以维持了存储电容器上的电荷。由于SN与PL之间的电荷耦合，在读操作之前把SN恢复到其初始电平。结果，存储单元中的信息得以保持。
尽管已经参照各种实施例对本发明作了具体的说明与描述，但是本领域的技术人员会意识到，只要不背离本发明的精神和范围、可以对本发明作出一些修改与变化。因此，本发明的范围不应参照以上描述来确定，而是应该参考所附的权利要求书及其全部等效范围来确定。
权利要求
1.一种存储单元，它包括包含栅极端子和第一结点与第二结点的晶体管；包含第一电极和第二电极的电容器，所述第一电极与所述晶体管的所述第二结点连接；连接到所述第一结点的位线；连接到所述栅极端子的字线；以及连接到所述电容器的所述第二电极和读出放大器的板线。
2.权利要求1的存储单元，其特征在于所述位线包括具有线形的特征部分，所述位线与包括所述存储单元的多个存储单元连接。
3.权利要求2的存储单元，其特征在于所述特征部分能够包括相对于所述字线的任何取向。
4.权利要求3的存储单元，其特征在于所述位线包含导电材料。
5.权利要求4的存储单元，其特征在于所述导电材料是从包括金属、掺杂多晶硅或者掺杂硅的组中选出的。
6.权利要求5的存储单元，其特征在于所述位线作为集成电路的存储阵列中的公用位线。
7.权利要求1的存储单元，其特征在于所述位线包括在衬底中形成的隐埋位线，在所述衬底上形成所述存储单元。
8.权利要求7的存储单元，其特征在于所述隐埋位线位于所述晶体管之下的所述衬底中。
9.权利要求8的存储单元，其特征在于所述隐埋位线包括所述衬底中的重掺杂区。
10.权利要求9的存储单元，其特征在于所述隐埋位线包含具有线形的特征部分。
11.权利要求10的存储单元，其特征在于所述特征部分能够包括相对于所述位线的任何取向。
12.权利要求11的存储单元，其特征在于所述位线连接到其他位线而作为集成电路的存储阵列中的公用位线。
13.权利要求9的存储单元，其特征在于所述掺杂区包括作为集成电路的存储阵列中的公用位线的阱。
14.权利要求7的存储单元，其特征在于所述衬底包括半导体衬底。
15.权利要求14的存储单元，其特征在于所述半导体衬底包含硅。
16.权利要求14的存储单元，其特征在于所述半导体衬底包括绝缘体衬底硅。
17.权利要求1的存储单元，其特征在于所述晶体管的管体连接到电压源。
18.权利要求17的存储单元，其特征在于所述电压源包括恒压源。
19.权利要求18的存储单元，其特征在于所述恒压源提高所述晶体管的栅极阈电压以便减小漏电流。
20.权利要求17的存储单元，其特征在于所述电压源包括动态电压源。
21.权利要求20的存储单元，其特征在于所述动态电压源在不工作状态下增加所述晶体管的栅极阈电压以便减小漏电流，并且在工作状态下减小所述栅极阈电压以便增加所述晶体管的电流驱动能力。
22.权利要求21的存储单元，其特征在于所述晶体管包括n型场效应晶体管并且所述动态电压源在不工作状态下约为-0.5V而在工作状态下约为0V。
23.权利要求1的存储单元，其特征在于所述晶体管包括垂直晶体管。
24.权利要求23的存储单元，其特征在于所述晶体管的管体连接到电压源。
25.权利要求24的存储单元，其特征在于所述电压源包括恒压源。
26.权利要求25的存储单元，其特征在于所述恒压源提高所述晶体管的栅极阈电压以便减小漏电流。
27.权利要求24的存储单元，其特征在于所述电压源包括动态电压源。
28.权利要求27的存储单元，其特征在于所述动态电压源在不工作状态下增加所述晶体管的栅极阈电压以便减小漏电流，而在工作状态下减小所述栅极阈电压以便提高所述晶体管的电流驱动能力。
29.权利要求28的存储单元，其特征在于所述晶体管包括n型场效应晶体管，并且所述动态电压源在不工作状态下约为-0.5V而在工作状态下约为0V。
30.权利要求29的存储单元，其特征在于所述电容器包括迭层式电容器。
32.权利要求1的存储单元，其特征在于数据是经由所述板线存入所述电容器或者从所述电容器读出的。
33.权利要求中所述的存储单元，其特征在于所述电容器包括沟槽电容器。
34.权利要求33的存储单元，其特征在于所述板线连接到用于读出信息的读出放大器。
35.权利要求34的存储单元，其特征在于所述数据是经由所述板线存入所述电容器或者从所述电容器读出的。
36.权利要求1的存储单元，其特征在于所述字线在不活动状态下包含减少通过所述晶体管的电流漏泄的字线低电压电位。
37.权利要求36的存储单元，其特征在于所述晶体管包括n型场效应晶体管并且所述字线低电压电位包括负电压电位。
38.权利要求37的存储单元，其特征在于所述负电压电位大约是-0.1V至-1V。
39.一种操作存储单元的方法，它包括经由连接到所述存储单元的电容器的第一电极的板线从所述存储单元读出信息。
40.权利要求39的方法，其特征在于从所述存储单元读出信息的过程包括激活所述存储单元的晶体管以便提供位线与所述电容器的第二电极之间的电通路，从而使所述电容器具有等于所述位线的恒定电压的电压电位；以及释放所述晶体管以便将所述电容器与所述位线隔离，其中所述电容器与板线之间的耦合影响所述电容器或所述板线中的电压。
41.权利要求40的方法，其特征在于还包括在激活所述晶体管以准备从所述存储单元读出信息之前，使所述板线均衡至均衡电压。
42.权利要求39的方法，其特征在于所述读出包括含有以下步骤的读操作将所述板线均衡至均衡电压；激活所述晶体管以便把位线连接到所述存储节点、从而使所述存储节点的所述电位等于所述恒定电压；释放所述字线以便隔离所述存储节点。
43.权利要求42的方法，其特征在于所述读操作还包括读出板线对上的电压差，所述板线对包括所述板线和补充板线。
44.权利要求39的方法，其特征在于所述读出包括含以下步骤的写操作激活所述晶体管以将位线连接至所述存储节点、从而使所述存储节点的所述电位等于所述恒定电压；使所述板线充电至代表要写入所述存储单元的数据的板线电压电平；释放所述字线以便隔离所述存储节点，其中由于所述板线与电容器之间的耦合，所述板线电压影响所述电容器中的电压。
45.权利要求44的方法，其特征在于还包括在释放所述字线后使所述板线均衡至所述均衡电压、以便影响所述电容器中的所述电压。
43.权利要求1的存储单元，其特征在于以这样的方式激活所述字线，即所述字线处于不活动状态时所述字线电位不为0V。
44.权利要求37的方法，其特征在于还包括当所述字线处于不活动状态时所述字线电位是非零电压。
全文摘要
公开一种经由板线从存储单元读出信息的方案。所述存储单元包括连接到单元晶体管的某个结点的位线，而所述晶体管的另一结点连接到电容器的某个电极。位线连接到恒压源。板线连接到另一电容器电极。
文档编号G11C7/06GK1409860SQ00817026
公开日2003年4月9日 申请日期2000年5月17日 优先权日1999年6月1日
发明者J·阿尔斯梅尔, U·格吕宁, G·米勒, Y·－J·帕克 申请人:因芬尼昂技术北美公司