专利名称：半导体集成电路、半导体集成电路的存储器修复方法
技术领域：
本发明涉及具备多个存储器的半导体集成电路、半导体集成电路的存储器修复方法和记录了使计算机执行该方法的程序的计算机能读取的记录媒体，特别是涉及使成品率得到提高的半导体集成电路、半导体集成电路的存储器修复方法和记录了使计算机执行该方法的程序的计算机能读取的记录媒体。
近年来，半导体集成电路的高集成化、大规模化得到进展，提供了安装多个存储器的半导体集成电路。
图18是示出现有的半导体集成电路的结构的图。现有的半导体集成电路(LSI)200具备多个存储器(RAM)201以及测试块和设计块202。测试块是测试多个RAM201的不良检测的电路，设计块是使用多个RAM201完成LSI200的功能的电路。
但是，按照上述现有技术，由于不能修复已安装的存储器，故在某一个存储器变成不良的情况下，存在半导体集成电路整体成为不良、成品率下降的问题。特别是，在半导体集成电路中安装的存储器越多，半导体集成电路的某一个存储器变成不良的概率越高，成品率的下降越大。
本发明是鉴于上述的问题来进行的，其目的在于得到一种使成品率得到提高的半导体集成电路、半导体集成电路的存储器修复方法。
为了解决上述问题、达到所希望的目的，在本发明的半导体集成电路中，特征在于，具备多个存储器；补充用的存储器；第1测试装置，测试上述多个存储器的不良检测；以及补充控制装置，根据与上述第1测试装置进行的测试结果对应的补充控制信号，与在上述多个存储器中被检测出不良的存储器相对应，补充上述补充用的存储器。
按照本发明，第1测试装置进行检测出多个存储器的不良的测试，补充控制装置根据与第1测试装置进行的测试结果对应的补充控制信号，与在多个存储器中被检测出的不良的存储器相对应，补充补充用的存储器。由此，即使某一个存储器变成不良，作为半导体集成电路的整体，也能正常地发挥其功能。
在本发明的下一个方面的半导体集成电路中，特征在于上述多个存储器设定一系列的移位顺序，上述补充用的存储器被设定在上述移位顺序的最后级，上述补充控制装置对于从被检测出不良的存储器的下一级开始到上述补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。
按照本发明，补充控制装置对于从被检测出不良的存储器的下一级开始到补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。由此，可减少各存储器间的偏斜(skew)。
在本发明的下一个方面的半导体集成电路中，特征在于与上述补充控制装置进行的移位顺序相对应，连续地配置了上述各存储器。
按照本发明，与补充控制装置进行的移位顺序相对应，连续地配置了各存储器。由此，可减少各存储器间的偏斜。
在本发明的下一个方面的半导体集成电路中，特征在于上述第1测试装置具备进行同时测试上述多个存储器的自诊断的控制的自诊断控制装置。
按照本发明，自诊断控制装置进行同时测试上述多个存储器的自诊断。由此，可同时测试半导体集成电路本身的多个存储器。
在本发明的下一个方面的半导体集成电路中，特征在于还具备测试上述第1测试装置的不良检测的第2测试装置。
按照本发明，第2测试装置测试第1测试装置的不良检测。由此，可提高由第1测试装置进行的测试的可靠性。
在本发明的下一个方面的半导体集成电路中，特征在于还具备将上述第1测试装置进行的测试用的时钟信号倍增到规定的频率的倍增装置，上述第1测试装置使用上述倍增装置已倍增的时钟信号来进行实际工作和/或加速工作容限的测试。
按照本发明，倍增装置将第1测试装置进行的测试用的时钟信号倍增到规定的频率，第1测试装置使用倍增装置已倍增的时钟信号来进行实际工作和/或加速工作容限的测试。由此，可进行更详细的测试。
在本发明的下一个方面的半导体集成电路中，特征在于还具备根据上述第1测试装置的测试结果自动地生成上述补充控制信号的补充控制信号生成装置。
按照本发明，补充控制信号生成装置根据第1测试装置的测试结果自动地生成补充控制信号。由此，可在半导体集成电路的内部自动地生成补充控制信号。
在本发明的下一个方面的半导体集成电路中，特征在于上述多个存储器由多种存储器构成，对于上述多种存储器共同地设置了上述第1测试装置。
按照本发明，对于多种存储器共同地设置了第1测试装置。由此，可防止电路面积的增大。
在本发明的下一个方面的半导体集成电路中，特征在于在上述多个存储器上分散地配置了上述补充控制装置。
按照本发明，在多个存储器上分散地配置了补充控制装置。由此，可减少各存储器间的偏斜，此外，可容易地进行使存储器存取速度提高的设计或与测试用的信号相比优先地减少实际工作用的信号的延迟的设计。
在本发明的下一个方面的半导体集成电路中，特征在于还具备使用上述多个存储器的存储器使用电路，在接近于上述存储器使用电路一侧配置了上述补充用的存储器。
按照本发明，在存储器使用电路一侧配置了补充用的存储器。由此，在置换了存储器的情况下，也使时序在能获得裕量的方向上偏移。
在本发明的下一个方面的半导体集成电路中，特征在于将上述多个存储器分割配置成多个存储器组，在上述每个存储器组中设置了上述补充用的存储器。
按照本发明，在每个存储器组中设置了补充用的存储器。由此，在将多个存储器分割配置成存储器组的情况下，也能在各存储器组中进行存储器修复。
在本发明的下一个方面的半导体集成电路中，特征在于将上述多个存储器分割配置成多个存储器组，设置了上述多个存储器组共有的上述补充用的存储器。
按照本发明，设置多个存储器组共有的补充用的存储器。由此，可防止电路面积的增大。
在本发明的下一个方面的半导体集成电路的修复方法是具备多个存储器和补充用的存储器的半导体集成电路的存储器修复方法，特征在于，包括下述步骤第1测试步骤，测试上述多个存储器的不良检测；以及补充控制步骤，根据与上述第1测试步骤进行的测试结果对应的补充控制信号，与在上述多个存储器中被检测出不良的存储器相对应，补充上述补充用的存储器。
按照本发明，在第1测试步骤中，测试多个存储器的不良检测，在补充控制步骤中，根据与第1测试步骤进行的测试结果对应的补充控制信号，与在多个存储器中被检测出不良的存储器相对应，补充补充用的存储器。由此，即使某一个存储器变成不良，作为半导体集成电路的整体，也能正常地发挥其功能。
在本发明的下一个方面的半导体集成电路的修复方法中，特征在于上述多个存储器设定一系列的移位顺序，上述补充用的存储器被设定在上述移位顺序的最后级，在上述补充控制步骤中，对于从被检测出不良的存储器的下一级开始到上述补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。
按照本发明，在补充控制步骤中，对于从被检测出不良的存储器的下一级开始到补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。由此，可减少各存储器间的偏斜。
在本发明的下一个方面的半导体集成电路的修复方法中，特征在于在上述第1测试步骤中，进行同时测试上述多个存储器的自诊断的控制。
按照本发明，在第1测试步骤中，进行同时测试多个存储器的自诊断的控制。由此，可同时测试半导体集成电路本身的多个存储器。
在本发明的下一个方面的半导体集成电路的修复方法中，特征在于包括进行判定是否能正常地进行上述第1步骤的测试的第2测试步骤。
按照本发明，在第2测试步骤中，进行判定是否能正常地进行第1步骤的测试。由此，可提高由第1测试中的测试的可靠性。
在本发明的下一个方面的半导体集成电路的修复方法中，特征在于在上述第1测试步骤中，将上述测试用的时钟信号倍增到规定的频率，进行实际工作和/或加速工作容限的测试。
按照本发明，在第1测试步骤中，将测试用的时钟信号倍增到规定的频率，进行实际工作和/或加速工作容限的测试。由此，可进行更详细的测试。
在本发明的下一个方面的计算机能读取的记录媒体中，特征在于通过记录了使计算机执行与上述的发明有关的方法的程序，可用计算机来读取该程序，由此，可利用计算机来实现与上述的发明有关的方法的工作。
在此，所谓「计算机能读取的记录媒体」，包括软盘等的磁盘、ROM、EPROM、EEPROM、快速ROM等的半导体存储器(包括内置于座、PC卡等中的存储器)、CD-ROM、DVD等的光盘、MO等的光磁盘等的「可移动的物理媒体」、或各种内置于计算机系统中的ROM、RAM、硬盘等的「固定用的物理媒体」。
再者，在「计算机能读取的记录媒体」中，也可包括象经LAN、WAN、互联网等的网络发送程序的情况下的通信线路那样的在短时间内保持程序的通信媒体。此外，所谓「程序」，是记叙了数据处理方法的程序，关于所记述的语言或记述方法不作特别限定，不管软件代码、二进制码、执行形式等的形式如何。再有，「程序」不一定限于单一地构成的程序，可包括作为多个模块或库分散地构成的程序、或与OS等的另外的程序合起来达到其功能的程序。
图1是示出本发明的实施例1的半导体集成电路的结构的图。
图2是示出在实施例1的测试/修复、控制、逻辑中扫描控制工作时的半导体集成电路的结构的图。
图3是示出在实施例1的测试/修复、控制、逻辑中BIST块工作时的半导体集成电路的结构的图。
图4是示出实施例1的扫描控制的工作的流程的流程图。
图5是示出实施例1的BIST块的工作的流程的流程图。
图6是示出实施例1的测试/修复、控制、逻辑的工作的流程的流程图。
图7是示出执行检测本发明的实施例2的BIST块的不良的测试时的半导体集成电路的结构的图。
图8是示出实施例2的BIST块的工作的流程的流程图。
图9是示出本发明的实施例3的半导体集成电路的结构的图。
图10是示出实施例3的BIST块的工作的流程的流程图。
图11是示出本发明的实施例4的半导体集成电路的结构的图。
图12是示出实施例4的修复代码寄存器的工作的流程的流程图。
图13是示出本发明的实施例5的半导体集成电路的结构的图。
图14是示出本发明的实施例6的半导体集成电路的结构的图。
图15是示出本发明的实施例7的半导体集成电路的结构的图。
图16是示出本发明的实施例8的半导体集成电路的结构的图。
图17是示出本发明的实施例9的半导体集成电路的结构的图。
图18是示出现有的半导体集成电路的结构的图。
以下，参照附图详细地说明本发明的实施例。再有，本发明不限定于该实施例。
实施例1图1是示出本发明的实施例1的半导体集成电路的结构的图。实施例1的半导体集成电路(关于规模，不作特别限定。例如是LSI)1具备多个存储器(例如是RAM)10、11～12；补救用(或置换用)的存储器(例如是RAM)13；切换供给RAM10～13的信号(数据和控制信号)的存储器输入侧选择器20、21～22、23；切换来自RAM10～13的RAM数据输出信号的存储器输出侧选择器30、31～32；以及具有进行RAM10～13的扫描测试的扫描控制器和进行RAM10～13的BIST(内部自测试)的BIST块的存储器测试电路(测试/修复、控制、逻辑)2。
此外，LSI1具备根据模式信号、修复控制信号来控制选择器20～23、30～32的存储器测试电路(测试/修复、控制，逻辑)3；在实际工作时使用RAM10～13来达到LSI1的功能的电路块(设计块)4；对测试/修复、控制、逻辑2输出来自RAM10～13的RAM数据输出信号的存储器测试电路侧输出缓冲器40、41～42、43；以及对设计块4输出来自RAM10～13的RAM数据输出信号的电路块侧缓冲器50、51～52。
RAM10～13的的种类不特别限定于DRAM、SRAM等，可以是单一种类，也可以是将不同的多个种类混在一起。此外，补救用的RAM13可以是一个，也可以是多个。存储器输入侧选择器20～23根据来自测试/修复、控制、逻辑3的选择器选择信号，对RAM10～13输出来自测试/修复、控制、逻辑2的控制信号(是测试用的信号，包含数据和控制信号)或来自设计块4的信号(数据和控制信号)。即，切换测试用的信号和实际工作用的信号。
此外，存储器输入侧选择器20～23成为与各RAM10～13对应地并排成一列的电路结构，根据来自测试/修复、控制、逻辑3的选择器选择信号，取得并输出相邻的存储器输入侧选择器通常应取得并输出的来自设计块4的信号，来代替该选择器通常应取得并输出的来自设计块4的信号。存储器输出侧选择器30～32成为与各RAM10～12对应地并排成一列的电路结构，根据来自测试/修复、控制、逻辑3的选择器选择信号，取得并输出相邻的存储器输入侧选择器通常应取得并输出的来自RAM的信号，来代替该选择器通常应取得并输出的来自RAM的信号。
即，利用选择器20～23、30～32的切换，可对RAM10～13(的连接关系)进行移位和置换。在图中，示出了可进行1个RAM的移位的例子，但也可增加选择器的输入而能进行多个RAM的移位。此外，也可在不对RAM10～13进行移位的情况下直接置换RAM10～12与补救用的RAM13。但是，通过连接成对RAM10～13进行移位和置换，可简化布线。
测试/修复、控制、逻辑2经复位输入端子60取得动态复位信号，经时钟输入端子61取得BIST用的或扫描测试用的时钟信号，经模式输入端子62取得模式信号(选择通常模式、BIST模式或进行扫描测试的RAM的信号)，经扫入(scan in)输入端子63取得扫描数据输入信号，经扫描模式输入端子64取得扫描模式信号(设定扫描模式的信号)，经存储器时钟输入端子65取得存储器测试用时钟信号，根据这些信号生成控制信号，输出给输入侧选择器20～23。
此外，测试/修复、控制、逻辑2取得来自存储器测试电路侧输出缓冲器40～43的数据，在扫描测试的情况下，经扫出(scan out)输出端子66输出扫描数据输出信号，在BIST的情况下，经修复代码输出端子68输出修复代码信号。
测试/修复、控制、逻辑3取得模式信号，经修复控制输入端子67取得修复控制信号，对选择器20～23、30～32输出选择器选择信号。在此，选择器选择信号是控制各选择器20～23、30～32选择哪一个输入并输出的信号，修复控制信号是控制取代成为不良的RAM、补充补救用的RAM13的处理的信号。
在模式信号表示进行测试的模式、即扫描模式或BIST模式的情况下，测试/修复、控制、逻辑3输出控制成在存储器输入侧选择器20～23中选择来自测试/修复、控制、逻辑3的控制信号、在存储器输入侧选择器30～32中选择通常的输入的选择器选择信号。
此外，在模式信号表示进行通常工作的通常模式的情况下，测试/修复、控制、逻辑3根据修复控制信号，输出控制成断开不良的RAM、对从该RAM到补救用的RAM13的1个或多个RAM进行移位和置换的选择器选择信号。存储器测试电路侧输出缓冲器40～43对测试/修复、控制、逻辑2输出来自RAM10～13的RAM数据输出信号。电路块侧缓冲器50～52对设计块4输出来自RAM10～13的RAM数据输出信号。
如果设定扫描模式，则在测试/修复、控制、逻辑2中扫描控制工作，可进行以RAM为单体进行测试的扫描测试。图2是示出在实施例1的测试/修复、控制、逻辑2中扫描控制工作时的LSI1的结构(等效电路)的图。此时，在LSI1中，扫描控制内的扫描寄存器70取得动态复位信号、扫描模式信号、时钟信号和扫描数据输入信号，将扫描模式用的控制信号输出给RAM10～13。
此外，对RAM10～13供给存储器测试用时钟信号。扫描控制内的选择器71取得模式信号和来自RAM10～13的RAM数据输出信号，选择来自由模式信号指定的RAM的信号，输出给扫描寄存器70。扫描寄存器70将该信号作为扫描数据输出信号，经扫出输出端子66输出给外部。
如果设定BIST模式，则在测试/修复、控制、逻辑2中BIST块进行工作，可进行同时测试RAM10～13的BIST。图3是示出在实施例1的测试/修复、控制、逻辑2中BIST块工作时的LSI1的结构(等效电路)的图。此时，在LSI1中，BIST块内的图形发生器用计数器(PG计数器)80取得动态复位信号、模式信号和存储器测试用时钟信号，输出下一级的存储器测试用图形/期待值图形生成电路(PG SPRAM)81的工作用时钟、即计数N输出信号。
BIST块内的PG_SPRAM81取得来自PG计数器80的计数N输出信号，生成芯片·选择输出信号(CSC输出信号)、写允许输出信号(WEC输出信号)、地址输出信号、测试·图形输出信号和期待值输出信号并输出。各RAM10～13取得来自PG_SPRAM81的CSC输出信号、WEC输出信号、地址输出信号和测试·图形输出信号，此外，取得存储器测试用时钟信号，输出RAM数据输出信号。
BIST块内的“异或”电路(EX-OR)85取得来自PG_SPRAM81的期待值输出信号和来自各RAM10～13的RAM数据输出信号，进行“异或”运算，输出运算结果。在此，期待值输出信号与各RAM10～13正常地工作时输出的各RAM10～13的RAM数据输出信号一致。在RAM数据输出信号与期待值输出信号一致的情况下，EX-OR85的运算结果为低电平。即，在EX-OR85的运算结果为低电平的情况下，可判断为该RAM是正常的。
另一方面，在RAM数据输出信号与期待值输出信号不一致的情况下，EX-OR85的运算结果为高电平。即，在EX-OR85的运算结果为高电平的情况下，可判断为该RAM为不良。BIST块内的“或”电路(OR)86取得EX-OR85的运算结果和下一级的带有复位端子的触发器(FF)83的DO输出值，进行“或”运算，输出运算结果。
BIST块内的读允许信号发生电路(EN)82取得取得来自PG SPRAM81的CSC输出信号和WEC输出信号，生成比较来自各RAM10～13的RAM数据输出信号与来自PG_SPRAM81的期待值输出信号用的读允许信号并输出。BIST块内的FF83取得来自EN82的读允许信号和来自OR86的运算结果，此外，取得动态复位信号，输出表示各RAM10～13的RAM数据输出信号与来自PG_SPRAMS1的期待值输出信号的比较结果的DO信号。
BIST块内的的代码发生器84取得来自FF83的DO输出信号，生成修复代码信号并输出。该修复代码信号包含存储器测试结束信号、代码信号和存储器指定信息信号。存储器测试结束信号通知BIST测试已结束。代码信号表示不需要补救(表示RAM10～13全部是正常的，不需要补救的代码)、能进行存储器补救(表示在RAM10～12的某一个中检测出不良、可进行补救的代码)、不能进行存储器补救(表示在RAM10～12的某一个中检测出不良、不能进行该RAM的补救的代码)或只有存储器补救用存储器不良(表示只在RAM13中检测出不良的代码)的某一种。存储器指定信息信号表示在哪个RAM中检测出不良。
迄今为止，说明了LSI1的结构，但测试/修复、控制、逻辑2、3和选择器20～23、30～32是功能概念性的，可不一定在物理上如图示那样地构成。例如，可利用未图示的CPU(中央处理单元)和由该CPU解释执行的程序来实现测试/修复、控制、逻辑2、3和选择器20～23、30～32具备的处理功能的全部或一部分。
即，在未图示的ROM中存储了与OS(操作系统)等一起对CPU供给指令、使CPU进行各种处理的计算机程序。然后，CPU按照该程序进行各种处理。此外，也可作为利用布线逻辑的硬件来实现测试/修复、控制、逻辑2、3和选择器20～23、30～32具备的处理功能的全部或一部分。此外，关于后述的实施例～实施例9的LSI的各构成要素，可同样地利用CPU和程序来具体化，也可作为硬件来实现。
再有，测试/修复、控制、逻辑2、3和选择器20～23、30～32与本发明的第1测试装置相对应，测试/修复、控制、逻辑3和选择器20～23、30～32与本发明的补充控制装置相对应。
在以上的结构中，关于实施例1的工作，参照图4～图6的流程图进行说明。图4是示出实施例1的测试/修复、控制、逻辑2的扫描控制的工作的流程的流程图。扫描控制取得来自外部的测试用信号发生装置的测试用的信号(扫描数据输入信号等)(S1)，对各RAM10～13输出该扫描测试用的控制信号(S2)。然后，取得来自各RAM10～13的输出信号(S3)，对外部的测试装置输出来自某一个RAM的存储器输出信号(S4)。
该工作依次对各RAM来进行。外部的测试装置取得来自LSI1的存储器输出信号，判定该RAM是否不良。生成修复控制信号并输出给LSI1的外部的修复控制信号发生装置存储生成与测试装置的判定结果对应的修复控制信号的数据。例如，在修复控制信号发生装置具有熔丝等的存储装置的情况下，进行该熔丝的切断，存储生成修复控制信号的数据。
图5是示出实施例1的BIST块的工作的流程的流程图。BIST块生成BIST用的控制信号(测试、图形输出信号等)(S11)，将该BIST用的控制信号输出给各RAM10～13(S12)。然后，取得来自各RAM10～13的输出信号(存储器输出信号)(S13)。判定各RAM10～13是否不良(S14)。接着，根据该判定结果，生成修复代码信号(S15)，将该修复代码信号输出给外部(S16)。
该工作对各RAM同时地进行。外部的修复控制信号发生装置存储生成与来自LSI1的修复代码信号对应的修复控制信号的数据。例如，在修复控制信号发生装置具有熔丝等的存储装置的情况下，进行该熔丝的切断，存储生成修复控制信号的数据。修复代码信号与修复控制信号可以是相同的。
图6是示出实施例1的测试/修复、控制、逻辑3的工作的流程的流程图。测试/修复、控制、逻辑3取得来自外部的修复控制信号发生装置的修复控制信号(S21)，在没有不良的RAM的情况(步骤S22为否定)下，对各选择器20～23、30～32输出进行从设计块4切断了补救用的RAM13的通常的连接的选择器选择信号(S25)。另一方面，在有不良的RAM的情况(步骤S22为肯定)下，对各选择器20～23、30～32输出对从该RAM到补救用的RAM13为止的RAM进行移位和置换的选择器选择信号(S23、S24)。
接着，举出具体的例子，说明各选择器20～23、30～32的工作。例如，在RAM11为不良的情况下，与移位列中不良的RAM11之前的RAM对应的存储器输入侧选择器20选择该选择器通常应取得的信号(选择输入X0)。存储器输入侧选择器21可选择任一输入。存储器输入侧选择器21之后的存储器输入侧选择器选择移位列中前面紧挨着的存储器输入侧选择器通常应取得的信号(选择输入X1)。
与移位列中不良的RAM11之前的RAM对应的存储器输出侧选择器30选择该选择器通常应取得的信号(选择输入X0)。存储器输出侧选择器30之后的存储器输出侧选择器选择移位列中前面紧挨着的存储器输入侧选择器通常应取得的信号(选择输入X1)。由此，通常与RAM10对应的设计块4的输入IN0、输出OUT0如通常那样与RAM10对应，通常与RAM11对应的设计块4的输入IN1、输出OUT1如通常那样与移位列的下一个RAM对应，以后，RAM的对应逐个偏移，最后，通常与RAM12对应的设计块4的输入INn、输出OUTn就与被设置在移位列的最后的补救用的RAM13对应。
如上所述，按照实施例1，测试/修复、控制、逻辑2、3和选择器20～23、30～32进行检测出各RAM10～13的不良的测试，测试/修复、控制、逻辑3和选择器20～23、30～32根据与该测试结果对应的修复控制信号，补充置换用的RAM13，来代替被检测出不良的RAM。由此，即使某一个RAM变成不良，作为LSI1也可正常地发挥功能，因此，可使成品率得到提高。
此外，按照实施例1，由于测试/修复、控制、逻辑2、3和选择器20～23、30～32切断被检测出不良的RAM，对从该RAM到置换用的RAM13为止的1个或多个RAM进行移位和置换，故可减少各存储器间的偏斜。此外，测试/修复、控制、逻辑2的BIST块利用BIST同时地测试多个RAM10～13。因此，由于能同时地测试LSI1本身的多个存储器，故能容易地且迅速地进行测试。此外，按照实施例1，由于对多种RAM设置共同的测试/修复、控制、逻辑2、3和选择器20～23、30～32，故可防止电路面积的增大。
实施例2本发明的实施例2是在实施例1中进行判定RAM10～13的测试是否正常地进行的测试。基本的结构和工作与实施例1相同，在此只说明不同的部分。图7是示出执行检测本发明的实施例2的BIST块的不良的测试时的LSI的结构(等效电路)的图。再有，对于与图3相同的部分，附以相同的符号，省略其说明。
实施例2的LSI160除了实施例1的LSI1的结构外，具备在进行BIST之前或与BIST同时地取得来自PG_SPRAM81的控制信号并输出给EX-OR85的存储器测试电路测试用触发器(FF)161。此外，例如设置选择RAM10～13的RAM数据输出信号或FF161的输出信号的某一个并输出给EX-OR85的未图示的选择器。
实施例2的BIST块将存储器测试电路测试用触发器(FF)161模拟地看作存储器，提高进行写入/读出，判定其本身是否正常地工作。通过该测试，判定为虚拟存储器(FF161)为不良的情况下，判定为本身没有正常地工作。再有，BIST块与本发明的第2测试装置相对应。
在以上的结构中，参照图8的流程图说明实施例2的工作。图8是示出实施例2的BIST块的工作的流程的流程图。再有，对于与图5相同的部分，附以相同的符号，省略其说明。例如在执行BIST之前，BIST块进行判定本身是否正常地工作的测试(S26)。然后，在判定为正常的情况下(步骤S27为肯定)，进到步骤S11。另一方面，在在判定为不正常的情况下，结束处理。
如上所述，按照实施例2，由于BIST块测试本身的不良检测，故可使BIST块进行的RAM10～13的测试的可靠性得到提高。
实施例3本发明的实施例3是在实施例1或实施例2中，使用PLL电路对测试用的时钟信号进行倍增，进行实际工作和/或加速工作容限的测试。基本的结构和工作与实施例1、实施例2相同，在此只说明不同的部分。图9是示出本发明的实施例3的LSI的结构的图。再有，对于与图1相同的部分，附以相同的符号，省略其说明。
实施例3的LSI90除了实施例1的LSI1的结构外，还具备PLL电路91，该PLL电路91经时钟输入端子61取得时钟信号，经存储器·时钟输入端子65取得存储器测试用时钟信号，对这些信号进行倍增并输出。此外，LSI90具备控制PLL电路91、经PLL电路91取得时钟信号和存储器测试用时钟信号的测试/修复、控制、逻辑92，来代替实施例1的测试/修复、控制、逻辑2。
PLL电路91按照来自测试/修复、控制、逻辑92的控制，对时钟信号和存储器测试用时钟信号进行倍增并输出。测试/修复、控制、逻辑92对PLL电路91进行控制，使其倍增到实际工作的频率，或是输入已倍增的时钟信号和存储器测试用时钟信号进行实际工作的测试，或是使PLL电路91的输出信号的频率变化、输入该信号测试RAM10～13的加速工作容限。关于测试/修复、控制、逻辑92的其它的工作、结构，与实施例1的测试/修复、控制、逻辑2相同。再有，PLL电路91与本发明的倍增装置相对应。
在以上的结构中，参照图10的流程图说明实施例3的工作。图10是示出实施例3的测试/修复、控制、逻辑92的BIST块的工作的流程的流程图。对于与图8相同的部分，附以相同的符号，省略其说明。在执行BIST的情况下，BIST块对PLL电路91进行控制，使时钟信号和存储器测试用时钟信号倍增到规定的频率(S31)，进到步骤S26。
如上所述，按照实施例3，PLL电路91使时钟信号和存储器测试用时钟信号倍增到规定的频率，测试/修复、控制、逻辑92使用PLL电路91已倍增的时钟信号和存储器测试用时钟信号，进行实际工作和/或加速工作容限的测试，故可进行更详细的测试。
实施例4本发明的实施例4是在实施例1～实施例3中，在LSI内部存储生成修复控制信号的数据，在LSI内部生成修复控制信号。基本的结构和工作与实施例1～实施例3相同，在此只说明不同的部分。图11是示出本发明的实施例4的LSI的结构的图。再有，对于与图9相同的部分，附以相同的符号，省略其说明。
实施例4的LSI100除了实施例3的LSI90的结构外，还具备生成修复代码信号的修复代码寄存器101。修复代码寄存器101输入来自测试/修复、控制、逻辑92的修复代码信号，存储生成与该修复代码信号对应的修复控制信号的数据，根据该数据生成修复代码信号，输出给测试/修复、控制、逻辑2。由此，没有必要在LSI100的外部设置修复代码信号发生装置。再有，修复代码寄存器101与本发明的补充控制信号生成装置相对应。
在以上的结构中，参照图12的流程图说明实施例4的工作。图12是示出实施例4的修复代码寄存器101的工作的流程的流程图。在BIST时，修复代码寄存器101取得来自测试/修复、控制、逻辑92的修复代码信号(S41)，生成修复控制信号并进行存储(S42、S43)。然后，在实际工作时，将已存储的修复控制信号输出给测试/修复、控制、逻辑3(S44)。
如上所述，按照实施例4，由于修复代码寄存器101根据来自测试/修复、控制、逻辑92的修复代码信号生成修复控制信号，故可在LSI100的内部生成修复控制信号。
实施例5本发明的实施例5是在实施例1～实施例4中，与RAM10～13一体地设置了选择器20～23、30～32。基本的结构和工作与实施例1～实施例4相同，在此只说明不同的部分。图13是示出本发明的实施例5的LSI的结构的图。再有，对于与图11相同的部分，附以相同的符号，省略其说明。
实施例5的LSI110是在实施例3的LSI100的结构中使其存储器具有与存储器对应的选择器和缓冲器。在图中，111、112、113和114分别示出了被组装了选择器的存储器(区域)。这样，在组装了选择器的存储器111中，与RAM10一体地设置了选择器20、30和缓冲器40、50，在组装了选择器的存储器112中，与RAM111一体地设置了选择器21、31和缓冲器41、51，以下，同样地，在组装了选择器的存储器113中，与RAM12一体地设置了选择器22、32和缓冲器42、52。此外，在组装了选择器的存储器114中，与补救用的RAM13一体地设置了选择器23和缓冲器43。
如上所述，按照实施例5，由于分别使组装了选择器的存储器111～114具有选择器20～23、30～32，故可减少各存储器间的偏斜，此外，可容易地进行使存储器存取速度提高的设计或与测试用的信号相比优先地减少实际工作用的信号的延迟的设计。
实施例6本发明的实施例6是在实施例1～实施例5中，在RAM10～13中将补救用的RAM13配置在物理上靠近设计块4的一侧。基本的结构和工作与实施例1～实施例5相同，在此只说明不同的部分。图14是示出本发明的实施例6的LSI的结构的图。
在实施例6的LSI120中，在配置了测试/修复、控制、逻辑和设计块的区域121的附近配置补救用的RAM13。由于在设计块的附近配置补救用的RAM13，故在补充补救用的RAM13的情况下，使时序在能获得裕量的方向上偏移。
如上所述，按照实施例6，在配置了测试/修复、控制、逻辑和设计块的区域121的附近配置补救用的RAM13。由此，由于在置换了RAM的情况下也使时序在能获得裕量的方向上偏移，故在置换后也能以与置换前同样的时序使LSI120正常地发挥其功能。
实施例7本发明的实施例7是在实施例1～实施例6中，与选择器20～23、30～32的移位列相对应、在物理上连续地以链状配置各RAM10～13。基本的结构和工作与实施例1～实施例4相同，在此只说明不同的部分。图15是示出本发明的实施例7的LSI的结构的图。再有，对于与图14相同的部分，附以相同的符号，省略其说明。
在实施例7的LSI130中，以补救用的RAM13为最后尾，与选择器20～23、30～32的移位列相对应、在物理上连续地以链状配置各RAM10～13。由于与选择器20～23、30～32的移位列相对应、在物理上连续地以链状配置各RAM10～13，故置换了的时序的偏移变少。
如上所述，按照实施例7，由于与选择器20～23、30～32的移位列相对应、在物理上连续地以链状配置各RAM10～13，故可减少各RAM间的偏斜(Skew)。
实施例8本发明的实施例8是在实施例1～实施例7中，将所安装的RAM分割配置成多个RAM组，对于各RAM组设置补救用的RAM。基本的结构和工作与实施例1～实施例7相同，在此只说明不同的部分。图16是示出本发明的实施例8的LSI的结构的图。
在实施例8的LSI140中，将所安装的RAM分割配置成多个RAM组142～143，对于各RAM组142～143分别设置补救用的RAM13a～13b。此外，设置配置了对于多个RAM组142～143的RAM进行测试或置换的测试/修复、控制、逻辑和使用多个RAM组142～143的RAM完成LSI140的功能的设计块的区域141。补救用的RAM13a～13b在各RAM组142～143中代替不良的RAM进行补充。
如上所述，按照实施例8，由于在每个分割配置了的各RAM组142～143中设置补救用的RAM13a～13b，故在将所安装的RAM分割配置成多个RAM组142～143的情况下，也能在各RAM组142～143中进行存储器修复。
实施例9本发明的实施例9是在实施例1～实施例7中，将所安装的RAM分割配置成多个RAM组，对于各RAM组设置共有的补救用的RAM。基本的结构和工作与实施例1～实施例7相同，在此只说明不同的部分。图17是示出本发明的实施例9的LSI的结构的图。
在实施例9的LSI150中，将所安装的RAM分割配置成多个RAM组152～153，在各RAM组152～153中设置共有的共有RAM组154。共有RAM组154包含在各RAM组152～153中设置共有的共有的补救用的RAM13c。此外，设置配置了对于多个RAM组152～153和共有RAM组154的RAM进行测试或置换的测试/修复、控制、逻辑和使用多个RAM组152～153和共有RAM组154的RAM完成LSI150的功能的设计块的区域151。补救用的RAM13c代替各RAM组152～153的不良的RAM进行补充。
如上所述，按照实施例9，由于在每个分割配置了的各RAM组152～153中设置共有的补救用的RAM13c，故在将所安装的RAM分割配置成多个RAM组152～153的情况下，也可防止电路面积的增大。
可将实现上述的实施例1～实施例9的存储器修复方法的计算机程序存储于软盘等的磁盘、ROM、EPROM、EEPROM、快速ROM等的半导体存储器(包括内置于座、PC卡等中的存储器)、CD-ROM、DVD等的光盘、MO等的光磁盘等的可移动的记录媒体中，通过将该记录媒体中已被记录的程序安装在内置于半导体集成电路的ROM、RAM等的固定用的记录媒体中，也可使该半导体集成电路具备上述的存储器修复的功能。
如以上所说明的那样，按照本发明，第1测试装置进行检测多个存储器的不良的测试，补充控制装置根据与由第1测试装置进行的测试结果对应的补充控制信号，与多个存储器中被检测出不良的存储器相对应，补充补充用的存储器。由此，可起到下述的效果即使某一个存储器变成不良，作为半导体集成电路的整体，也能正常地发挥其功能。
按照本发明的下一个方面，由于对从被检测出不良的存储器的下一级开始到补充用的存储器为止的存储器进行使被检测出不良的存储器得到补充的移位，故可起到能减少各存储器间的偏斜的效果。
按照本发明的下一个方面，由于与补充控制装置进行的移位顺序相对应，连续地配置了各存储器，故可起到能减少各存储器间的偏斜的效果。
按照本发明的下一个方面，自诊断控制装置进行同时测试多个存储器的自诊断的控制。由此，由于能同时测试半导体集成电路本身的多个存储器，故可起到容易地且迅速地进行测试的效果。
按照本发明的下一个方面，由于第2测试装置测试第1测试装置的不良检测，故可起到使第1测试装置进行的测试的可靠性得到提高的效果。
按照本发明的下一个方面，由于倍增装置将第1测试装置进行的测试用的时钟信号倍增到规定的频率，第1测试装置使用倍增装置已倍增的时钟信号来进行实际工作和/或加速工作容限的测试，故可起到能进行更详细的测试的效果。
按照本发明的下一个方面，由于补充控制信号生成装置根据第1测试装置的测试结果自动地生成补充控制信号，故可起到能在半导体集成电路内部自动地生成补充控制信号的效果。
按照本发明的下一个方面，由于对于多种存储器共同地设置第1测试装置，故可起到防止电路面积的增大的效果。
按照本发明的下一个方面，由于在多个存储器上分散地配置了补充控制装置，可起到能减少各存储器间的偏斜且可容易地进行使存储器存取速度提高的设计或与测试用的信号相比优先地减少实际工作用的信号的延迟的设计的效果。
按照本发明的下一个方面，在接近于存储器使用电路一侧配置了补充用的存储器。由此，由于在置换了存储器的情况下，也使时序在能获得裕量的方向上偏移，故可起到在置换后也能以与置换前同样的时序使半导体集成电路正常地发挥其功能的效果。
按照本发明的下一个方面，由于在分割配置了的每个存储器组中设置了补充用的存储器，故可起到即使在将多个存储器分割配置成存储器组的情况下，也能在各存储器组中进行存储器修复的效果。
按照本发明的下一个方面，由于设置分割配置了的多个存储器组共有的补充用的存储器，故可起能可防止电路面积的增大的效果。
按照本发明的下一个方面，在第1测试步骤中，进行检测多个存储器的不良的测试，在补充控制步骤中，根据与第1测试步骤进行的测试结果对应的补充控制信号，与在多个存储器中被检测出不良的存储器相对应，补充补充用的存储器，由此，由于即使某一个存储器变成不良，作为半导体集成电路的整体，也能正常地发挥其功能，故可起到使成品率得到提高的效果。
按照本发明的下一个方面，由于在补充控制步骤中，对于从被检测出不良的存储器的下一级开始到补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位，故可起到能减少各存储器间的偏斜的效果。
按照本发明的下一个方面，在第1测试步骤中，进行同时测试多个存储器的自诊断的控制。由此，由于可由于能同时测试半导体集成电路本身的多个存储器，故可起到容易地且迅速地进行测试的效果。
按照本发明的下一个方面，由于在第2测试步骤中进行判定是否能正常地进行上述第1步骤的测试，故故可起到使第1测试装置进行的测试的可靠性得到提高的效果。
按照本发明的下一个方面，由于在第1测试步骤中，将测试用的时钟信号倍增到规定的频率，进行实际工作和/或加速工作容限的测试，故可起到能进行更详细的测试的效果。
按照本发明的下一个方面，通过将上述的发明的方法记录在使计算机执行的程序中，该程序变得可用计算机来读取，由此，可起到利用计算机来实现上述的发明的方法的工作的效果。
权利要求
1.一种半导体集成电路，其特征在于，具备多个存储器；补充用的存储器；第1测试装置，测试上述多个存储器的不良检测；以及补充控制装置，根据与上述第1测试装置进行的测试结果对应的补充控制信号，与在上述多个存储器中被检测出不良的存储器相对应，补充上述补充用的存储器。
2.如权利要求1中所述的半导体集成电路，其特征在于对上述多个存储器设定一系列的移位顺序，上述补充用的存储器被设定在上述移位顺序的最后级，上述补充控制装置对于从被检测出不良的存储器的下一级开始到上述补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。
3.如权利要求2中所述的半导体集成电路，其特征在于与上述补充控制装置进行的移位顺序相对应，连续地配置了上述各存储器。
4.如权利要求1中所述的半导体集成电路，其特征在于上述第1测试装置具备进行同时测试上述多个存储器的自诊断的控制的自诊断控制装置。
5.如权利要求1中所述的半导体集成电路，其特征在于还具备测试上述第1测试装置的不良检测的第2测试装置。
6.如权利要求1中所述的半导体集成电路，其特征在于还具备将上述第1测试装置进行的测试用的时钟信号倍增到规定的频率的倍增装置，上述第1测试装置使用上述倍增装置已倍增的时钟信号来进行实际工作和/或加速工作容限的测试。
7.如权利要求1中所述的半导体集成电路，其特征在于还具备根据上述第1测试装置的测试结果自动地生成上述补充控制信号的补充控制信号生成装置。
8.如权利要求1中所述的半导体集成电路，其特征在于上述多个存储器由多种存储器构成，对于上述多种存储器共同地设置了上述第1测试装置。
9.如权利要求1中所述的半导体集成电路，其特征在于在上述多个存储器上分散地配置了上述补充控制装置。
10.一种具备多个存储器和补充用的存储器的半导体集成电路的存储器修复方法，其特征在于，包括下述步骤第1测试步骤，测试上述多个存储器的不良检测；以及补充控制步骤，根据与上述第1测试步骤进行的测试结果对应的补充控制信号，与在上述多个存储器中被检测出不良的存储器相对应，补充上述补充用的存储器。
11.如权利要求10中所述的半导体集成电路的存储器修复方法，其特征在于对上述多个存储器设定一系列的移位顺序，上述补充用的存储器被设定在上述移位顺序的最后级，在上述补充控制步骤中，对于从被检测出不良的存储器的下一级开始到上述补充用的存储器为止的存储器，进行使被检测出不良的存储器得到补充的移位。
12.如权利要求10中所述的半导体集成电路的存储器修复方法，其特征在于在上述第1测试步骤中，进行同时测试上述多个存储器的自诊断的控制。
13.如权利要求10中所述的半导体集成电路的存储器修复方法，其特征在于包括进行判定是否能正常地进行上述第1步骤的测试的第2测试步骤。
14.如权利要求10中所述的半导体集成电路的存储器修复方法，其特征在于在上述第1测试步骤中，将上述测试用的时钟信号倍增到规定的频率，进行实际工作和/或加速工作容限的测试。
15.一种计算机能读取的记录媒体，其特征在于记录了使计算机执行上述权利要求10～14的任一项中所述的方法的程序。
全文摘要
本发明的课题在于得到使成品率提高的半导体集成电路。该半导体集成电路具备:多个RAM10～12;补充用的RAM13;测试多个RAM10～12的不良检测的测试/修复、控制、逻辑2、3;以及选择器20～23、30～32,根据与测试/修复、控制、逻辑2、3进行的测试结果对应的修复控制信号,与多个RAM10～12中被检测出不良的RAM相对应,补充补充用的RAM13。
文档编号G11C29/00GK1332459SQ0110135
公开日2002年1月23日 申请日期2001年1月9日 优先权日2000年6月30日
发明者山本诚二, 后藤宏二, 冈本泰 申请人:三菱电机株式会社