专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种具有多种类型的电压发生器的半导体集成电路。本发明还涉及一种具有多种操作模式的半导体集成电路。
背景技术：
近年来，依靠电池提供能量的移动设备越来越普及。为了延长电池的使用时间，用于这种移动设备的半导体集成电路必须是低能耗的。因此，这种半导体集成电路包括有电压发生器用以产生低于外部电源电压的内部电源电压。内部电源电压施加在该半导体集成电路的内电路上，用以获得低能耗。另外，像DRAM这样的半导体集成电路还有一个为字线提供升电压(内部电源电压)的电压发生器。也就是说，多种电压发生器产生的多种内部电源电压被分别应用于多个内电路上。
而且，在这种半导体集成电路中，电压发生器由具有不同能力的许多单元制成。要运行的单元根据操作状态(操作模式)而转换，由此获得低能耗。例如，在DRAM中，能力较大的单元用于运行状态中，其中进行了读和写操作(当选择了字线时)。在没有提供有效命令(当没有选择字线时)的待命状态中，使用了能力较小的单元。而且，在断电状态(power down)(低能耗状态)下，所有单元的工作都暂停，内部电源电压的产生也停止了。此时，当其它电路停止工作时，需要保留数据的锁存器电路等由外部电源电压专门为其提供电压。因此进一步减小了能耗。
正如上面所描述的，内部电源电压的产生在断电状态下停止。因此，当该半导体集成电路将其状态由待命状态或运行状态切换到断电状态时，提供内部电源电压的内部供电线路变得浮动。这时，限制在内部电源线路中的电荷通过泄漏通道逐渐泄漏到地线上。也就是说，内部电源电压逐渐降低。
图1示出了由待命状态切换到断电状态时内部电源电压的变化VPP和Vii(下文中称其为升压电压VPP和降压电压Vii)。依赖于泄漏通道的构成，升压电压VPP可能比降压电压Vii下降得更早，以致于升压电压VPP降到降压电压Vii之下(图1(a))。此时，一些接上升压电压VPP和降压电压Vii的电路会引起故障。顺便说一下，泄漏通道的构成依赖于半导体集成电路的衬底结构，其电路布局，等等。
图2示出了半导体集成电路故障的一个实例。本例显示了发生于级联着的CMOS反相器2、4和锁存器电路6中的故障。CMOS反相器2中的pMOS晶体管通过其源与升压电源线路VPP相连。CMOS反相器4中的pMOS晶体管通过其源与降压电源线路Vii相连。锁存器电路6有两个CMOS反相器8，它们的输入端和输出端相接在一起。每个CMOS反相器8的pMOS晶体管都通过其源与外部电源线路VDD相连。
在待命状态下，输入信号IN应为逻辑0，CMOS反相器2的输出应为逻辑1(升压电压VPP)，CMOS反相器4的输出应为逻辑0，锁存器电路6的输出OUT应为逻辑1。当该半导体集成电路的操作状态切换到断电状态，且升压电压VPP下降到降压电压Vii之下时，如图1(a)所示，CMOS反相器4的输入从逻辑1变为逻辑0。CMOS反相器错误地输出逻辑1，由此改变了锁存器电路6的数据。换句话说，锁存器电路6在断电状态下需要保留的数据被破坏了。因此，当其由断电状态切换到运行状态时，半导体集成电路会出故障。
发明内容
本发明的一个目的就在于防止半导体集成电路发生故障。特别地，其目的在于防止具有多种操作状态的半导体集成电路的内电路在操作状态之间切换时发生故障。
根据本发明的半导体集成电路方面之一，第一电压发生器产生第一内部电源电压施加到第一内部电源线路上。第二电压发生器产生第二电源电压施加到一个第二内部电源线路上。当第一和第二电压发生器暂停工作时，短路使第一内部电源电压线和第二内部电源电压线短接。
例如，第一和第二电压发生器根据外部电源电压分别产生第一和第二内部电源电压。此外，例如，第一内部电源电压为高于外部电源电压的升压电压，第二电源电压是低于外部电源电压的降压电压。
当第一和第二电压发生器停止工作时，第一和第二内部电源线路变得浮动(floating)。储存在不同内部电源线路中的电荷通过泄漏通道逐渐流出。此时，由于电荷在两个内部电源线路中的重新分配，第一内部电源电压和第二内部电源电压由于降低而变得一致。
这样，例如，当第一内部电源电压高于第二内部电源电压时，在第一和第二电压发生器停止工作之后，第一内部电源电压将不会降到第二内部电源电压之下。因此，可以防止第一和第二内部电源电压发生反转，而分别与第一和第二内部电源线路相连的内电路也可避免发生故障。
根据本发明的半导体集成电路另一方面，短路电路包括一个晶体管，其源和漏之一与第一内部电源线路相连，另一个与第二内部电源线路相连。因此，第一和第二内部电源线路可以通过简单的短路电路而互相短接。
根据本发明的半导体集成电路方面之三，当分别被施加第一和第二内部电源电压时第一内电路开始工作。该半导体集成电路有一断电状态用以中断第一和第二电压发生器的工作，并停止第一和第二内部电源电压向第一内电路供电。晶体管在接到指示断电状态的断电控制信号后开启。这样，第一和第二内部电源线路可以与切换到断电状态同步地被短接。另外，短路可以由简单的逻辑电路控制。
根据本发明的半导体集成电路方面之四，该半导体集成电路有一断电状态用以中止第一和第二电压发生器的工作，并停止第一和第二内部电源电压向第一内电路供电。第一内电路与第一和第二内部电源线路都相连。第二内电路与外部电源线路相连。第二内电路响应第一内电路的输出而工作。也就是说，第二内电路由外部电源电压直接供电，因此即使在断电状态下也在工作。在断电状态下短路将第一内部电源线路和第二内部电源线路短接。
一旦切换到断电状态，第一和第二内部电源电压逐渐降低。此时，由于短路将第一和第二内部电源线路互相短接，第一和第二内部电源电压避免了反转。由于这个原因，第一内电路输出逻辑正确的信号而不发生故障直到第一和第二内部电源电压下降到预定电压值(允许电路工作的电压)。
因此，在断电状态下也在工作的第二内电路可以避免由于第一内电路的错误输出而造成故障。结果，在断电状态解除之后，可能防止该半导体集成电路出现故障。
根据本发明的半导体集成电路方面之五，除了断电状态之外，该半导体集成电路还具有第一操作状态和第二操作状态。例如，第一操作状态是待命状态，此时内电路处于静止状态。第二操作状态是运行状态，此时内电路工作。第一电压发生器具有在第一操作状态时工作的第一电压发生单元和在第二操作状态下工作的第二电压发生单元。第二电压发生器具有在第一操作状态时工作的第三电压发生单元，和在第二操作状态下工作的第四电压发生单元。
当该半导体集成电路将其状态由第一操作状态或第二操作状态切换到断电状态时，第一和第三电压发生单元或第二和第四电压发生单元停止工作。然后，短路将第一和第二内部电源线路短接。因此，即使该半导体集成电路具有多种操作状态，也可以在切换到断电状态时通过将第一和第二内部电源线路短接而防止内电路出现故障。
根据本发明的半导体集成电路方面之六，第一电压发生器具有在第一操作状态时工作的第一检波电路用于根据第一内部电源电压对第一电压发生单元进行反馈控制。第一电压发生器还具有在第二操作状态时工作的第二检波电路用于根据第一内部电源电压对第二电压发生单元进行反馈控制。第二电压发生器具有在第一操作状态时工作的第三检波电路用于根据第二内部电源电压对第三电压发生单元进行反馈控制。第二电压发生器还具有在第二操作状态时工作的第四检波电路用于根据第二内部电源电压对第四电压发生单元进行反馈控制。每个检波电路在断电状态时都停止检波工作。这可以防止在断电状态时第一和第二内部电源线路被短接以及第一和第二内部电源电压变化时造成检波电路进行错误的检波工作。
与附图一同给出的详细描述将更明显地显示本发明的特点、原理和应用，在附图中，用同样的参考数字代表相似部分。其中图1是一幅说明图，显示了从待命状态切换到断电状态时升压电压VPP和降压电压Vii常规的变化；图2是一幅说明图，显示了传统半导体集成电路故障的一个实例；图3是一幅框图，显示了本发明的半导体集成电路的第一实施方案；图4是一幅框图，显示了图3中的VPP发生器和Vii发生器；图5是一幅电路图，显示了图3中短路的细节；图6是一幅说明图，显示了在第一实施方案中从待命状态切换到断电状态时升压电压VPP和降压电压Vii的变化；图7是一幅电路图，显示了第一内部电路和第二内部电路的一个实例；以及图8是一幅电路图，显示了在第二实施方案中短路的细节。
具体实施例方式
下文中，将参照附图描述本发明的实施方案。
图3显示了本发明的半导体集成电路的第一实施方案。该半导体集成电路是通过CMOS工艺在硅衬底上形成的一个DRAM。该DRAM具有从外部无法看见的更新存储单元的功能。另外，该DRAM根据SDRAM的外部终端规范和信号输入/输出定时规范而设计。也就是说，这个DRAM就是一个起SRAM作用的伪SRAM。
该DRAM有三种操作状态。根据来自集成电路块外部的命令，DRAM进入以下三种操作状态的任何一个待命状态(第一操作状态)、运行状态(第二操作状态)以及断电状态。待命状态期间没有施加任何有效命令，也没有选择任何字线(下面将会描述)。在内电路中，用以控制存储操作的那些内电路(不包含输入电路的逻辑电路)这时将停止工作并保持静止状态。运行状态期间内电路进行工作，而且字线也被选择以用在读操作、写操作等上。断电状态期间用以产生内部电源电压(下面还会描述的VPP和Vii)的电压发生器停止工作，接收内部电源电压供电的内电路也停止工作。
该DRAM具有一命令缓冲器/解码器10，一地址缓冲器/预解码器12，一VREF发生器14，一VPP发生器16(第一电压发生器)，一Vii发生器18(第二电压发生器)，一短路20，一存储磁芯22，以及一数据输入/输出缓冲器24。在图中，每一条粗线代表一条包括许多条线的信号线。信号线末端的白环代表外部终端。名称以“Z”结尾的信号为正逻辑。
命令缓冲器/解码器10通过命令终端接收由DRAM的外部提供的命令信号CMD(例如芯片启动信号、允许写入信号以及允许输出信号)。命令缓冲器/解码器10将收到的信号解码，并输出结果作为例如读控制信号RDZ、写控制信号WRZ、运行控制信号ACTZ以及断电控制信号PDZ。
当提供了进行读操作的读命令或进行写操作的写命令时，运行控制信号ACTZ被激活。读信号RDZ和写信号WRZ响应运行控制信号ACTZ的激活而被激活。当提供了用以将DRAM切换至断电状态的断电命令时，断电控制信号PDZ被激活。顺便提及，切换至断电状态并不是必须要输入断电命令的。断电信号可以由外部通过专用终端直接输入。
地址缓冲器/预解码器12通过地址终端接收由DRAM外部提供的地址信号ADD。地址缓冲器/预解码器12将收到的信号预解码，然后作为内部地址信号IADD的形式输出结果。
VREF发生器14基于由电源终端提供的外部电源电压VDD(例如2.5V)产生参考电压VREF1和VREF2。当运行控制信号ACTZ或断电信号PDZ被激活时，VPP发生器16基于参考电压VREF1产生一个高于外部电源电压VDD的升压电压VPP(第一内部电源电压，例如3.3V)。当运行控制信号ACTZ或断电信号PDZ被激活时，Vii发生器18基于参考电压VREF2产生一个低于外部电源电压VDD的降压电压Vii(第二内部电源电压，例如2V)。
当断电控制信号PDZ被激活时，短路20将提供升压电压VPP至内电路(第一内电路)的升压电源线路VPP(第一内部电源线路)和提供降压电压Vii至内电路(第一内电路)的降压电源线路Vii(第二内部电源线路)短接。
存储磁芯22包括一存储单元阵列26、一字解码器28、一读出放大器/开关30以及一列解码器32。
存储单元阵列26拥有大量的存储单元MC，它们中的每一个都包括一转换晶体管和一电容器，与不同存储单元MC的转换晶体管栅极相连的字线WL，和与转换晶体管数据输入/输出节点相连的位线BL。
字解码器28根据一个来自内部地址信号IADD的行地址信号选择任何字线WL。选中的字线被施以升压电压VPP。
读出放大器/开关30具有未显示出的读出放大器和列开关。例如，在一个读操作中，读出放大器将通过位线BL从存储单元MC中读出的数据放大。列开关将读到位线BL上的数据通过数据总线发送给数据输入/输出缓冲器24，并将通过数据总线提供的写入数据发送给位线BL。
列解码器32根据来自内部地址信号IADD的列地址信号输出控制信号用以控制列开关。
数据输入/输出缓冲器24通过数据终端DQ输出读出数据，并通过该数据终端输入写入数据。
顺便提及，升压电压VPP和降压电压Vii分别施加到存储磁芯22和预定内电路(第一内电路)上。在断电状态下，外部电源电压VDD施加在需要保留数据的内部电路上(第二内部电路，包括锁存器电路、寄存器等)。
图4示出了VPP发生器16和Vii发生器18。
VPP发生器16具有在待命状态时工作的VPP检波电路34(第一检波电路)，在运行状态时工作的VPP检波电路36(第二检波电路)，以及升压电路38。升压电路38包括在待命状态时工作的升压单元38a(第一电压发生单元)和在运行状态时工作的升压单元38b(第二电压发生单元)。
当断电控制信号PDZ处于低电平时，VPP检波电路34工作；若升压电压VPP低于参考电压VREF1，检波电路34激发一个操作信号OPT1Z。也就是说，在待命状态和运行状态时，VPP检波电路34依照升压电压VPP对升压单元38a执行反馈控制，在断电状态时停止工作。
当运行控制信号ACTZ处于高电平时VPP检波电路36工作，而若升压电压VPP低于参考电压VREF1，检波电路36激发一个操作信号OPT2Z。也就是说，在运行状态时，VPP检波电路36依照升压电压VPP对升压单元38b执行反馈控制，在待命状态和断电状态时停止工作。
VPP检波电路34和36在断电状态时停止检波工作。当操作状态切换至断电状态以及升压电压VPP变化时，这样可以防止VPP检波电路34和36进行误检波操作。
升压单元38a和38b在分别接收到操作信号OPT1Z和OPT2Z时工作。升压单元38a和38b通过利用耦合电容进行的泵激作用升高外部电源电压VDD，从而产生升压电压VPP。
Vii发生器18具有在待命状态时工作的Vii检波电路40(第三检波电路)，在运行状态时工作的Vii检波电路42(第四检波电路)，以及一降压电路44。降压电路44包括在待命状态时工作的降压单元44a(第三电压发生单元)和在运行状态时工作的降压单元44b(第四电压发生单元)。
当断电控制信号PDZ处于低电平时Vii检波电路40工作，而若降压电压Vii高于参考电压VREF2，检波电路40激发一个操作信号OPT3Z。也就是说，在待命状态和运行状态时，Vii检波电路40依照降压电压Vii对降压单元44a执行反馈控制，在断电状态时停止工作。
当运行控制信号ACTZ处于高电平时，Vii检波电路42工作；若降压电压Vii高于参考电压VREF2，检波电路42激发一个操作信号OPT4Z。也就是说，在运行状态时，Vii检波电路42依照降压电压Vii对降压单元44b执行反馈控制，在待命状态和断电状态时停止工作。
Vii检波电路40和42在断电状态时停止检波工作。当操作状态切换至断电状态以及降压电压Vii变化时，这样可以防止Vii检波电路40和42进行误检波操作。
降压单元44a和44b分别在接收到操作信号OPT3Z和OPT4Z时工作。降压单元44a和44b通过电容分配等分割外部电源电压VDD从而产生降压电压Vii。
图5示出了短路20的细节。短路20包括以下几个部分级联的CMOS反相器20a和20b，NOR门20c和20d每一个使其输出反馈到另一个的输入，以及一pMOS晶体管20e。
CMOS反相器20a和20b的pMOS晶体管的源与外部电源线路VDD相连。CMOS反相器接收断电控制信号PDZ。
NOR门20c接收CMOS反相器20a的输出和NOR门20d的输出。NOR门20d接收CMOS反相器20b的输出和NOR门20c的输出。CMOS反相器20a和20b的pMOS管的源与升压电源线路VPP相连。
PMOS晶体管20e通过其源或漏之一与升压电源线路VPP相连，通过其源或漏中的另一个与降压电源线路Vii相连，并通过其栅极接收NOR门20d的输出。只要断电控制信号PDZ处于高电平，NOR门20d就输出低电平。因此，当断电控制信号PDZ处于高电平时，pMOS晶体管20e就保持接通，短接升压电源线路VPP和降压电源线路Vii。也就是说，pMOS晶体管20e由断电控制信号PDZ的逻辑直接控制其工作。
图6显示了由待命状态切换至断电状态时升压电压VPP和降压电压Vii的变化。
在该实施方案中，正如上面所描述的，当待命状态下通过命令终端施加断电命令时，DRAM进入断电状态。在这里，图3所示的命令缓冲器/解码器10将断电控制信号PDZ变成高电平(图6(a))。响应高电平的断电控制信号PDZ，图4所示的VPP发生器16的VPP检波电路34停止检波工作并将操作信号OPT1Z变成低电平。升压单元38a接收到低电平的操作信号OPT1Z而停止工作。在待命状态下，VPP检波电路36已停止其检波工作并输出低电平的操作信号OPT1Z(图6(c))。这样升压单元38b的工作就被中止了。
同样地，响应高电平的断电控制信号PDZ，Vii发生器18的Vii检波电路40停止检波工作并将操作信号OPT3Z变成低电平(图6(d))。降压单元44a接收到低电平的操作信号OPT3Z而停止工作。在待命状态下，Vii检波电路42已停止其检波工作并输出低电平的操作信号OPT4Z(图6(e))。这样升压单元38b的工作就被中止了。
结果，从待命状态到断电状态的切换使升压电路38和降压电路44都停止工作。
图5所示的短路20的pMOS晶体管20e响应高电平的断电控制信号而开启，从而将升压电源线路VPP和降压电源线路Vii短接。结果，在预定时期之后，升压电压VPP和降压电压Vii变得电压相等，然后逐渐下降(图6(f))。在待命状态下，升压电压VPP高于降压电压Vii。这防止了升压电路38和降压电路44停止工作之后升压电压VPP降到降压电压Vii之下。
图7示出了第一内电路和第二内电路的一个实例。
第一内电路形成级联CMOS反相器46和48。第二内电路形成锁存器电路50。将在下面描述其中的一个故障。CMOS反相器46的pMOS晶体管的源与升压电源线路VPP相连。CMOS反相器48的pMOS晶体管的源与降压电源线Vii相连。锁存器50有两个输入输出相连的CMOS反相器52。每个CMOS反相器52的pMOS晶体管的源与外部电源线路VDD相连。
在待命状态下，输入信号IN为逻辑0，CMOS反相器46的输出为逻辑1(升压电压VPP)，CMOS反相器48的输出为逻辑0，锁存器电路50的输出OUT为逻辑1。
当操作状态由待命状态切换至断电状态时，短路20将升压电源线路VPP和降压电源线路Vii短接。这样，升压电压VPP将不会降到降压电压Vii之下。因此，CMOS反相器46和48无故障地输出逻辑正确的信号，直到升压电压VPP和降压电压降到预定电压值(允许电路工作的电压)。这排除了锁存器电路50由于接收到来自CMOS反相器48的错误输出而发生故障。由于锁存器电路50在断电状态下需要保留的数据避免了反转，当操作状态由断电状态切换至待命状态或运行状态时，DRAM工作正常。
正如已经描述的，根据本实施方案，在断电状态下，升压电源线路VPP和降压电源线路Vii通过短路20互相短接。这可以防止升压电压VPP降到降压电压Vii之下。这样，与升压电源线路VPP和降压电源线路Vii都相连的第一内电路无差错地输出逻辑正确的信号。结果，在断电状态下也工作的第二内电路可以避免由于接收来自第一内电路的错误信号而发生故障。由于第二内电路不发生故障，DRAM在断电模式释放之后可以避免出错。
即使存在多种操作状态，也可以通过将升压电源线路VPP和降压电源线路Vii短接而防止切换至断电状态时内电路的故障。
pMOS晶体管20e的源和漏之一与升压电源线路VPP相连。pMOS晶体管20e的源和漏中的另一个与降压电源线路Vii相连。使简单短路20将升压电源线路VPP和降压电源线路Vii短接成为可能。
由于pMOS晶体管20e的栅极由断电控制信号PDZ的逻辑直接控制，升压电源线路VPP和降压电源线路Vii可以被迅速短接。
图8显示了本发明的半导体集成电路的第二实施方案。与在第一实施方案中所描述的相同的电路和信号将以同样的参考数字和符号表示。此处省略了其详细描述。
该实施方案由在第一实施方案的短路20中加入一nMOS晶体管20f构成。其它结构与第一实施方案中的相同。也就是说，这个半导体集成电路是在硅衬底上通过CMOS工艺制成DRAM。该DRAM就是一个起SRAM作用的伪SRAM。
NMOS晶体管20f通过其源和漏之一与升压电源线VPP相连，通过源和漏中的另一个与降压电源线路Vii相连，并通过其栅极接收NOR门20c的输出。
只要断电控制信号PDZ位于高电平，NOR门20c就输出高电平。因此，当断电控制信号PDZ位于高电平时，nMOS晶体管20f保持开启，降升压电源线路VPP和降压电源线路Vii短接。也就是说，nMOS晶体管20f直接受断电控制信号PDZ的逻辑控制而工作。
这种实施方案可以提供上述第一实施方案相同的效果。此外，在本实施方案中，升压电源线路VPP和降压电源线路Vii通过使用pMOS晶体管20e和nMOS晶体管20f而短接。这样，切换至断电状态时，升压电源线路VPP和降压电源线路Vii可以迅速在电压值上取得一致。
上述的实施方案涉及到本发明作为伪SRAM应用到DRAM上的例子。然而，本发明并不仅限于这些实施方案。例如，本发明可以应用到时钟同步SDRAM上。本发明还可以应用到诸如微计算机、逻辑LSI和系统LSI这样的半导体集成电路上。
本发明并不仅限于上面的这些实施方案，不离开本发明的精神和范围，可以进行各种修改。可以对部分或全部的成分进行改进。
权利要求
1.一种半导体集成电路包括第一电压发生器产生第一内部电源电压施加到第一内部电源线路上；第二电压发生器产生第二内部电源电压施加到第二内部电源线路上；以及一个短路，用于当第一和第二电压发生器暂停工作时，短接第一内部电源电压线和第二内部电源电压线。
2. 根据权利要求1的半导体集成电路，其中所述短路包括一个晶体管，其源和漏之一与第一内部电源线路相连，另一个与第二内部电源线路相连。
3.根据权利要求2的半导体集成电路，包括连接所述第一和第二内部电源线路的第一内电路；和一断电状态用以中止所述第一和第二电压发生器的工作，并停止所述第一和第二内部电源电压向所述第一内电路供电，其中所述晶体管在接到指示所述断电状态的断电控制信号后开启。
4.根据权利要求1的半导体集成电路，包括连接所述第一和第二内部电源线路的第一内电路；与外部电源线路相连的第二内电路，它响应第一内电路的输出而工作一断电状态用以中止第一和第二电压发生器的工作，并停止第一和第二内部电源电压向第一内电路供电，其中在所述断电状态下，短路将使所述第一内部电源线路和所述第二内部电源线路短接。
5.根据权利要求4的半导体集成电路，包括第一操作状态和第二操作状态，其中所述第一电压发生器具有一个在所述第一操作状态时工作的第一电压发生单元，和一个在所述第二操作状态下工作的第二电压发生单元；并且所述第二电压发生器具有在第一操作状态时工作的第三电压发生单元，和在第二操作状态下工作的第四电压发生单元。
6.根据权利要求5的半导体集成电路，其中所述第一电压发生器具有在所述第一操作状态时工作的第一检波电路，根据所述第一内部电源电压对所述第一电压发生单元进行反馈控制，和在所述第二操作状态时工作的第二检波电路，根据所述第一内部电源电压对所述第二电压发生单元进行反馈控制；以及所述第二电压发生器具有在所述第一操作状态时工作的第三检波电路，根据所述第二内部电源电压对所述第三电压发生单元进行反馈控制，和在所述第二操作状态时工作的第四检波电路，根据所述第二内部电源电压对所述第四电压发生单元进行反馈控制。
7.根据权利要求5的半导体集成电路，其中所述第一操作状态是待命状态，其中所述第一和第二内电路处于静止状态；并且所述第二操作状态是运行状态，其中所述第一和第二内电路工作。
8.根据权利要求1的半导体半导体集成电路，其中所述第一和第二电压发生器根据外部电源电压分别产生所述第一和第二内部电源电压；所述第一内部电源电压为高于外部电源电压的升压电压；而所述第二内部电源电压是低于外部电源电压的降压电压。
全文摘要
第一和第二电压发生器，分别产生施加于第一内部电源线路上的第一内部电源电压和施加于第二内部电源线路上的第二内部电源电压。当第一和第二电压发生器暂停工作时，一短路使第一内部电源电压线和第二内部电源电压线被短接。第一和第二内部电源线路变得浮动，并且储存在各自内部电源线路里的电荷逐渐泄露出去。这里，由于电荷重新分布到两个内部电源线路中，第一和第二内部电源电压当逐渐减少时在值上是相等的。因此，能够防止第一和第二内部电源电压反转，并且能够排除连接第一和第二内部电源线路的内电路发生故障。
文档编号G11C5/14GK1421929SQ0210768
公开日2003年6月4日 申请日期2002年3月29日 优先权日2001年11月28日
发明者古贺徹, 藤岡伸也, 森胜宏 申请人:富士通株式会社