专利名称：选择性存储器刷新电路与刷新方法
技术领域：
本发明有关于一种存储器刷新电路与刷新方法，且特别是有关于一种可以只对有储存数据的字线上的存储单元进行刷新的电路与方法。
背景技术：
一般的动态随机存取存储器(DRAM)由一个晶体管与一电容所构成。利用电容所储存的电荷，来达到不同的储存状态，如「1」与「0」等。然而，随着时间的增加，储存在电容中的电荷会因漏电而消失，因而造成其保持电压下降。于是，便很难分辨其储存状态。为此，便需要有刷新周期，长时间地对存储单元的电容进行充电。在刷新时，会有电流的消耗，造成功率的损失。
目前的存储器刷新方法，均对所有的字线进行刷新，而不论该字线上的存储单元是否有储存数据。因此，便会对没有储存数据的字线也进行刷新操作。因此，整个刷新的时间便会较久，同时对没储存数据的字线进行刷新也会造成消耗电流的主要来源。
随着个人与便携式电子器材的普遍，以及存储器容量的大型化，过度的电流消耗会造成功率的浪费，使得移动式与便携式电子器材的待机时间简短，因为功率被刷新存储器耗用。因此，如何解决此问题，便是在存储器刷新方法的一个重要课题。
发明内容
因此本发明提出一种选择性存储器刷新电路与方法，其可以选择性地对字线进行刷新，而对没有储存数据的字线则略过刷新的程序，仅对有使用的字线进行刷新。
本发明提出一种选择性存储器刷新电路与方法，其可以有效地减少存储器刷新时所消耗的电流与功率，并且可以缩短刷新时间。
本发明提出一种选择性存储器刷新电路与方法，其利用释放信号，将不用的字线地址释放，使在刷新时不会对该字线进行刷新。
因此，本发明提出一种选择性存储器刷新电路，用以刷新一存储器阵列，其中存储器阵列由数条行与列排列而成，且具有多条字线，其中各列分别对应各字线。选择性存储器刷新电路包括多个字线刷新选择电路，其分别耦接到各字线，用以判断各字线在刷新周期中是否进行刷新。各字线刷新选择电路还包括一字线地址锁存器，用以接收字线预解码信号、释放信号与一启动信号，并输出字线锁存信号；以及一字线刷新比较电路，用以接收字线预解码信号与字线锁存信号进行比较后，再传送至字线驱动器。其中当启动信号启动字线时，字线锁存信号为第一电平信号(例如高电平)，用以指示连接该字线上的数个存储单元中有储存数据；当送出释放信号时，字线锁存信号转为第二电平信号(例如低电平)，用以指示连接字线上的存储单元中没有储存数据。在该刷新周期中，当字线锁存信号为第一电平信号，则对字线进行刷新；反之，当字线锁存信号为第二电平信号，则不对字线进行刷新。
本发明还提出一种选择性存储器刷新方法，用以刷新存储器阵列，存储器阵列由数条行与列排列而成，且具有数条字线，其中各列分别对应各字线。首先，进入一刷新周期。接着，判断各字线上的数个存储单元是否有数据储存。当字线有储存数据时，对字线进行刷新操作；反之，当字线没有储存数据时，略过对该字线的刷新操作。接着，判断是否所有字线皆处理完毕。当所有字线均处理完毕时，则结束该刷新周期。
因此，当字线有记忆储存数据时，在刷新周期时便会对该字线进行刷新操作；反之，若当该字线没有记忆储存数据时，在刷新周期时便不会对该字线进行刷新操作。因此，刷新操作可以加快，并可以具有省电的功效。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，进行详细说明如下
图1是表示本发明的字线地址锁存器的方块图；图2表示图1中的字线地址锁存器的电路实施例；
图3是表示图1所示的字线锁存器中各个信号与数据的操作时序图；图4是表示局部检测放大器的控制电路示意图；以及图5表示本发明的存储器选择性刷新方法的流程式意图。
标号说明10字线地址锁存器12、14、16、40、42反相器20 NAND门 30字线驱动器P1、P2、PPMOS晶体管N1、N2NMOS晶体管MN0、…、MNn-1存储单元WLD0、…、WLDn-1字线具体实施方式
本发明的主要重点在于对一个存储器阵列中的每一条位元线(连接存储单元晶体管的栅极)配置一个可以记忆字线地址的锁存器，并且利用此锁存器来判断其对应的字线上的存储单元是否有使用来记忆储存数据。当该字线有记忆储存数据时，在刷新周期时便会对该字线进行刷新操作；反之，若当该字线没有记忆储存数据时，在刷新周期时便不会对该字线进行刷新操作。因此，刷新操作可以加快，并可以具有省电的功效。
此外，本发明可以再配合释放命令控制器、字线刷新比较器与局部检测放大器(local sense amplifyier)电路来完成本发明的刷新电路与方法。
首先，图1是表示本发明的字线地址锁存器的方块图。字线地址锁存器110配置连接在每一条字线上，用来记忆该耦接对应的字线上的存储单元是否有用来储存数据。如图所示，字线地址锁存器可以接收字线预解码信号(word line pre-decode)WLPD、启动信号(active)ACTIVE与释放信号(release)REL，而输出地址闩锁信号DX。字线预解码信号WLPD与地址闩锁信号DX两者经过比较后，将比较后的结果送至字线驱动器(world linedriver)，以产生字线驱动信号WLD，用以驱动对应的字线。上述的用来比较字线预解码信号WLPD与地址闩锁信号DX两者的字线刷新比较器120可以简单地使用逻辑电路，例如在本实施例所举的例子为NAND门。
上述的地址闩锁信号DX用来指示上述字线地址锁存器110所连接的字线上的存储单元是否有用来记忆储存数据。例如，在此实施例中，DX＝1(如高电平信号)用来表示对应的该条字线上的存储单元有记忆储存数据；反之，若DX＝0(如低电平信号)则表示对应的该条字线上的存储单元并没有记忆储存数据。利用此字线地址锁存器110，便可以知道整个存储器阵列中每一条字线的使用(数据储存)状态。
当地址闩锁信号DX为“1”时，地址闩锁信号DX与字线预解码信号WLPD在经过NAND门120后，再传送至字线驱动器130，以产生字线驱动信号WLD。此时字线驱动信号会被拉高，藉以驱动该字线。
前述的启动信号ACTIVE则用来启动该条字线。例如，当送出行地址触发信号(row adderss strobe)RAS送出后，ACTIVE命令便会送出，以启动对应的字线，而将该字线上所连接的存储单元导通，以准备写入或读取数据。释放信号REL则用来释放字线。亦即，当字元上不在记忆储存数据时，释放命令REL便会送出，将地址闩锁信号DX的信号拉低，以表示该字线不在用来储存数据。拉低后的地址闩锁信号DX与字线预解码信号WLPD在经过NAND门120后，再传送至字线驱动器130，以产生字线驱动信号WLD。此时字线驱动信号会被拉低，藉以不驱动该字线。
如上所述，利用地址闩锁信号DX便可以知道该条字线上是否有记忆储存数据。当该字线上的存储单元有记忆储存数据时(例如DX＝1)，当进入刷新周期时，便会对该字线进行刷新的操作；反之，当该字线上的存储单元没有记忆储存数据时(例如DX＝0)，当进入刷新周期时，便不会对该字线进行刷新的操作。因此，利用本发明的存储器刷新电路，在刷新周期时，便不必对每一条字线进行刷新操作，只要针对有储存数据的字线进行刷新操作即可。如此便可以达到选择性刷新的目的，还可以因此达到节省电流消耗的目的。
接着，请参考图2，其表示图1中的字线地址锁存器的电路实施例。如图2所示，其可以由反相器与金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管所构成；如图示，包括反相器12、PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1、NMOS晶体管N2、反相器14、16。其中反相器14、16以反馈方式连接，构成一锁存器。PMOS晶体管P1、P2两者串联在一电压源与节点A之间。PMOS晶体管P1的栅极耦接至反相器12的输出，而反相器12的输入则接收来自字线预解码器的预解码信号WLPD。PMOS晶体管P2的栅极则连接至释放信号REL。NMOS晶体管N1的栅极则连接到启动信号ACTIVE，而NMOS晶体管N2的栅极则连接到字线预解码器所输出的预解码信号WLPD。节点A则连接到反相器14的输入。反相器16的输入连接到反相器14的输出，而其输出则在反馈反相器14的输入。反相器14的输出则产生地址闩锁信号DX。
请再参考图2，用以说明该电路的操作。首先，当有数据要写入存储单元阵列的其中一条字线时，启动信号ACTIVE会升高电平，此时释放信号REL亦为高电平。因此，NMOS晶体管N1会导通，PMOS晶体管P2会关断，此时字线预解码信号WLPD若为高电平，NMOS晶体管N2亦为导通，则此时节点A为低电平。经过反相器14、16所构成的锁存器的作用，输出高电平的地址闩锁信号DX(DX＝1)。亦即，当启动命令ACTIVE送出后，会将字线上的存储单元导通，同时字线地址锁存器10会产生高电平的地址闩锁信号DX，用来指示该字线上的存储单元有数据储存。于是，之后进入刷新周期时，利用地址闩锁信号DX，刷新电路便会对该字线上的存储器进行刷新。
当有数据不再储存在存储单元阵列的字线时，此时释放信号REL会转为低电平。同时启动信号ACTIVE为低电平。因此，PMOS晶体管N2会导通，NMOS晶体管N1位关断，则此时节点A为高电平。经过反相器14、16所构成的锁存器的作用，输出低电平的地址闩锁信号DX(DX＝0)。亦即，当释放命令REL送出后，会将字线上的存储单元关断，同时字线地址锁存器10会产生低电平的地址闩锁信号DX，用来指示该字线上的存储单元没有数据储存。于是，之后进入刷新周期时，利用低电平的地址闩锁信号DX，刷新电路便不会对该字线上的存储器进行刷新。
因此，利用本发明的存储器刷新电路，在刷新周期时，便不必对每一条字线进行刷新操作，只要针对有储存数据的字线进行刷新操作即可。如此便可以达到选择性刷新的目的，还可以因此达到节省电流消耗的目的。
为了让本发明的电路的操作更为清楚，接着以电路的时序来说明。图3是表示图1所示的字线锁存器中各个信号与数据的操作时序图。如图3所示，当启动信号ACTIVE送出后，地址闩锁信号DX开始拉升为高电平信号。此时，字线驱动器会送出字线驱动信号WLD。亦即，在命令总线CMD送出ACTIVE信号后，存储单元会被导通，接着数据被开始写入到对应字线的存储单元中。接着，当进入刷新周期后，字线驱动器会再送出字线驱动信号WLD，此时在命令总线CMD送出刷新命令。亦即，将字线上的存储单元导通，进行刷新操作。接着，当该字线不再有数据储存时，释放信号REL便送出。释放信号送出后，地址闩锁信号DX便拉降为低电平信号，表示该字线上的存储单元已经不再储存数据。
因此，如上所述，在进行刷新操作时，只有当地址闩锁信号DX为高电平时，亦即字线上的存储单元有储存数据时，刷新操作才会对该字线上的存储单元进行刷新；否则，如图所示，当地址闩锁信号DX为低电平时，亦即字线上的存储单元没有储存数据时，即使有刷新信号送出，也不会对该字线进行刷新操作。
以上是针对一条字线来做描述。当整个存储器阵列的每一条字线均配置本发明的字线地址锁存器时，则在进行刷新操作时，便可以选择性地对只有储存数据的字线上的存储单元进行刷新，其余位储存数据的字线则略过不进行刷新操作。如此，整个刷新操作所花费的时间便可以大为降低，同时也可以降低刷新时不必要的电流消耗，以达到省电的目的。
接着，请参考图4。图4是表示局部检测放大器的控制电路示意图。此电路的用意在于在每一次刷新操作结束后，会将局部检测放大器关断。如图4所示，其表示整个存储器阵列的其中一列。该列包括数个存储单元MN0、MN2、…、MNn-1，而每一个存储单元的栅极均分别连接到对应的字线WLD0、WLD1、…、WLDn-1。一开关元件，例如PMOS晶体管P连接到各个存储单元的漏极后，在连接到一锁存器，而此锁存器可以由反相器40、42所构成。PMOS晶体管P的栅极则连接到一重置信号RESET。当存储单元MN0、MN2、…、MNn-1，刷新完毕，各存储单元会被关到。此时送入重置信号RESET至PMOS晶体管P的栅极。对应于PMOS晶体管，使用低电平的重置信号RESET来重置局部检测放大器。
在结束刷新操作后，低电平的重置信号便传送至PMOS晶体管P的栅极，使PMOS晶体管P导通，此时所有存储单元MN0、MN2、…、MNn-1关断。因此，在节点B的电位为经由PMOS晶体管P被拉升到VDD。据此，反相器40、42所构成的锁存器的输入为高电平，所以便输出闩锁住的低电平信号，此即为检测放大器控制(sense amplifier control)信号SACTL。此检测放大器控制信号SACTL会再传送至局部检测放大器，将其重置关断。
当有刷新操作要进行时，重置信号RESET会转为高电平，以关断PMOS晶体管P。因为要进行刷新时，字线WLD0、WLD1、…、WLDn-1会依序被打开，始节点B的电位拉低。据此，反相器40、42所构成的锁存器的输入为低电平，所以便输出闩锁住的高电平的检测放大器控制信号SACTL，之后再传送至局部检测放大器，将其打开。
如上所述，配合图4的局部检测放大器的控制电路，局部检测放大器可以不必长时间地打开，仅只有在刷新时，才打开操作。如此，便可以更节省功率。
接着请参考图5，其表示本发明的存储器刷新方法的流程示意图。首先，在步骤S100，进入刷新周期，准备开始对存储单元内所储存的数据进行刷新。接着，在步骤S102，对各字线上的存储单元判断是否有数据储存在其中。当该条字线上的存储单元有数据储存在其中时，便进入步骤S104，对该字线进行存储单元刷新的操作。接着，进入步骤S108，判断是否所有的字线均处理完毕。若所有的字线接处理完毕，则进入步骤S110，结束刷新周期；反之，则再回到步骤S102。
在步骤S102中，假如该条字线上的存储单元没有数据储存在其中时，则进入步骤S106，略过此字线，不对该字线进行刷新操作。接着进入步骤S108，判断是否所有的字线均处理完毕。若所有的字线接处理完毕，则进入步骤S110，结束刷新周期；反之，则再回到步骤S102。
当结束刷新周期后，便进入步骤S112，将存储器阵列各列的局部检测放大器关断。
因此，本发明的特征是可以选择性地对字线进行刷新，而对没有储存数据的字线则略过刷新的程序，仅对有使用的字线进行刷新。本发明利用字线地址锁存器来锁存有储存数据的字线的地址。亦即，利用字线锁存信号来指示该字线是否有使用于储存数据。
本发明提出一种选择性存储器刷新电路与方法，其可以局部检测放大器控制电路，在每一次刷新结束后，便将局部检测电路关断。若再刷新操作中，字线有储存数据，才会开启局部检测放大器。
本发明提出一种选择性存储器刷新电路与方法，其可以有效地减少存储器刷新时所消耗的电流与功率，并且可以缩短刷新时间。因为只对有储存数据的字线进行刷新，而略过没有储存数据的字线，所以刷新时所消耗的电流与功率可以大为缩小。
本发明提出一种选择性存储器刷新电路与方法，其利用释放信号，将不用的字线地址释放，使在刷新时不会对该字线进行刷新。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围的情况下，可进行各种的更动与改进，因此本发明的保护范围以所提出的权利要求范围所界定的范围为准。
权利要求
1.一种选择性存储器刷新电路，用以刷新一存储器阵列，该存储器阵列由多条行与列排列而成，且具有多条字线，其中各所述列分别对应各所述字线，该选择性存储器刷新电路包括多个字线刷新选择电路，分别耦接到各所述字线，用以判断各所述字线在一刷新周期中是否进行刷新，各所述字线刷新选择电路还包括一字线地址锁存器，用以接收一字线预解码信号、一释放信号与一启动信号，并输出一字线锁存信号；以及一字线刷新比较电路，接收该字线预解码信号与该字线锁存信号进行比较后，再传送至一字线驱动器，其中，当启动信号启动该字线时，该字线锁存信号为一第一电平信号，用以指示连接该字线上的数个存储单元中有储存数据；当送出该释放信号时，该字线锁存信号为一第二电平信号，用以指示连接该字线上的所述存储单元中没有储存数据，其中，在该刷新周期中，当该字线锁存信号为该第一电平信号，则对该字线进行刷新；当该字线锁存信号为该第二电平信号，则不对该字线进行刷新。
2.如权利要求1所述的选择性存储器刷新电路，其中该字线刷新比较电路为一组合逻辑电路。
3.如权利要求2所述的选择性存储器刷新电路，其中该组合逻辑电路为一与非门。
4.如权利要求2所述的选择性存储器刷新电路，其中该字线地址锁存器还包括一第一反相器，用以接收该字线预解码信号；一第一PMOS晶体管，其源极耦接至一电压源，栅极耦接至该第一反相器的输出；一第二PMOS晶体管，其源极耦接至该第一PMOS晶体管的漏极，栅极则接收该释放信号；一第一NMOS晶体管，其漏极耦接至该第二PMOS晶体管的漏极，栅极则接收该启动信号；一第二NMOS晶体管，其漏极耦接至该第一NMOS晶体管的源极，栅极则接收该字线预解码信号；以及一锁存器，耦接至该第一NMOS晶体管的漏极，并且输出该字线锁存信号。
5.如权利要求4所述的选择性存储器刷新电路，其中该锁存器还包括一第二反相器与一第三反相器，以反馈方式连接而成。
6.如权利要求1所述的选择性存储器刷新电路，还包括多个局部检测放大器控制电路，分别耦接在该存储器阵列的每一列，用以控制各该列所连接的一局部检测放大器的开关。
7.如权利要求6所述的选择性存储器刷新电路，其中各所述局部检测放大器控制电路还包括一开关电路，用以接收一重置信号，该开关电路耦接至该存储器阵列的该列；一锁存电路，耦接至该存储器阵列的该列，用以依据该重置信号，输出一局部检测放大器控制信号给该局部检测放大器。
8.如权利要求7所述的选择性存储器刷新电路，其中该锁存器由两个反相器，以反馈方式连接而成。
9.一种选择性存储器刷新方法，用以刷新一存储器阵列，该存储器阵列由多条行与列排列而成，且具有多条字线，其中各所述列分别对应各所述字线，该选择性存储器刷新方法包括进入一刷新周期；判断各所述字线上的数个存储单元是否有数据储存；当该字线有储存数据时，对该字线进行刷新操作，而当该字线没有储存数据时，略过对该字线的刷新操作；判断是否所有所述字线皆处理完毕；以及当有所述字线均处理完毕时，则结束该刷新周期。
10.如权利要求9所述的选择性存储器刷新方法，还包括在该刷新周期结束后，关断各该列所连接的一局部检测放大器。
全文摘要
一种选择性存储器刷新电路，用以刷新存储器阵列，该存储器阵列具有数条字线，分别连接到字线刷新选择电路，用以判断各些字线在刷新周期中是否进行刷新。各字线刷新选择电路还包括字线地址锁存器，用以接收字线预解码信号、释放信号与一启动信号，并输出字线锁存信号；以及字线刷新比较电路，其接收字线预解码信号与字线锁存信号进行比较后，再传送至字线驱动器。当字线锁存信号为高电平时，对该字线进行刷新。当字线锁存信号为低电平时，则不对字线进行刷新。
文档编号G11C11/406GK1404069SQ0214090
公开日2003年3月19日 申请日期2002年7月9日 优先权日2001年8月1日
发明者陈瑞隆, 黄世煌 申请人:联华电子股份有限公司