专利名称：半导体集成电路装置及其读出开始触发信号的发生方法
技术领域：
本发明涉及半导体集成电路装置，尤其是涉及包含具有用于数据改写的自动执行功能和在该自动执行中进行数据读出的同时执行功能的非易失性存储器部的半导体集成电路装置及其读出开始触发信号的发生方法。
于是，为了弥补该弱点，将存储单元整体划分成多个存储体(bank)，即使某存储体处于自动执行中，对于其他存储体也可有通常的读出动作，具备这样的同时执行功能。在该同时执行功能中，如果输入的读出地址与自动执行中的存储体地址一致，那么，读出硬件顺序标志，如果不一致，则读出来自存储单元的单元数据。
EEPROM自动动作结束，对于使用者以信号RDBYB从“0”变成“1”进行通知。当读出端的地址与自动执行中的存储体的地址一致的情况下，从硬件顺序标志向单元数据的切换在信号RDBYB从“0”变换成“1”之后进行。
象这样，当读出端地址与自动执行中的存储体地址一致的情况下，从硬件顺序标志向单元数据的切换在信号RDBYB从“0”变换成“1”之后进行。
发明内容
根据本发明第一技术方案的半导体集成电路装置，包含具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括配置非易失性存储器单元的与一个存储体单元对应的第一存储器单元阵列；配置非易失性存储器单元的与和所述一个存储体不同的其他存储体对应的第二存储体单元阵列；当输入阵列转变时，检测该输入地址转变，发生多个第一地址转变信号的多个第一地址转变信号发生电路；事前检测所述一个存储体的自动执行结束，发生第二地址转变信号的第二地址转变信号；以及根据所述一个地址转变信号和所述第二地址转变信号，输出成为读出开始触发器的读出开始触发信号的读出开始触发器输出电路。
根据本发明第二技术方案的半导体集成电路装置的读出开始触发信号的发生方法，该具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，判断所述非易失性存储器部是否执行输入地址转变产生的读出动作；当不执行所述读出动作时，发生读出开始触发信号；以及当执行所述读出动作时，在该读出动作结束时发生所述读出开始触发信号。
根据本发明第三技术方案的半导体集成电路装置的读出开始触发信号发生方法，该半导体集成电路装置有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，判断转变的输入地址是否与自动执行中的地址一致；以及当一致时，在自动执行结束时发生读出开始触发信号。
根据本发明第四技术方案的半导体集成电路装置的读出开始触发信号发生方法，该半导体集成电路装置具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，在包括表示下述是否一致的转换过程信号的响应延迟的第一判断时间经过时判断转变的输入地址与自动执行中的地址是否一致；以及当一致时，在所述第一时间经过后的第二判断时间经过时发生读出开始触发信号。
(第一实施例)
图1A是表示本发明第一实施例的半导体集成电路装置的大体构成方框图。
如图1A所示，第一实施例的半导体体集成电路装置具有非易失性存储器部。非易失性存储器部具有用于数据改写的自动执行功能和在该自动执行中进行数据读出的同时执行功能。同时执行功能例如也称为RWW(Read While Write)，有关RWW方法的EEPROM例如公开在特开2001-52495号中。
第一实施例的非易失性存储器部包含与存储体(bank)0对应的第一存储单元阵列100-0和与存储体1对应的第二存储单元阵列100-1。在这些存储单元阵列100-0、100-1上分别独立地设置行解码器、列解码器、列门等外围电路。而且，设置写入用地址线、读出用地址线、写入用数据线、及读出用数据线。象这样，例如，通过用第一、第二存储单元阵列100-0、100-1使例如外围电路独立，和把地址线及数据线分成读出用和写入用，使在非易失性存储器部具有用于数据改写的自动执行功能和进行在该自动执行中读出数据的同时执行功能。
在第一、第二存储单元阵列100-0、100-1上配置可改写数据的非易失性存储单元。在图1B中表示其存储单元的一个例子。在图1B中所示的存储单元MC的一个例子是在通道CHANNEL和控制门CG之间具有浮动门FG的阈电压可变型的晶体管。阈电压根据存储在浮动门中的电子量变动。阈电压如果电子从浮动门拉出，则降低如果电子注入浮动门则提高。数据的改写利用上述现象，根据将电子从浮动门拉出或注入浮动门进行。数据根据阈电压的电平用二值或三值以上的多值进行存储。
该第一实施例的半导体集成电路装置具有读出开始触发器发生电路1。读出开始触发器发生电路1根据信号READSET、输入地址A0至A20，及信号ACTIVE产生读出开始触发信号ALLATD。读出开始触发信号ALLATD分配给例如读出控制电路2。读出控制电路2在接受读出开始触发信号ALLATD之后，执行单元数据读出动作。
信号READSET从例如自动执行控制电路3输出。信号READSET是例如在自动动作结束的一定时间前，例如在100ns前从“0”变化到“1”的信号。信号READSET使用例如用于自动动作结束的内部寄存器复位信号和自动动作中使用的内部时钟信号产生。该信号READSET也是表现为在事前预告存储体0或存储体1的自动执行结束的预告信号。
象这样，在第一实施例的半导体集成电路装置中，在读出开始触发信号ALLATD的发生中，在例如自动动作结束的一定时间前利用从“0”到“1”的变化的信号READSET。借此，从信号RDBYB“0”到“1”的变化前，在非易失性存储器部的内部开始读出动作，在信号RDBYB从“0”变化到“1”之前在非易失性存储器部内部，可完成读出动作。因此，使从硬件顺序标志切换到单元数据与信号RDBYB从“0”变成“1”时例如同时进行。
接着，说明第一实施例读出开始触发器发生电路的一个构成例子。
图1C是表示第一实施例的读出开始触发器发生电路的一个构成例子的方框图。
如图1C所示，第一实施例读出开始触发器发生电路具有第一地址转变信号发生电路(下称ATD(020)发生电路)10，第二地址转变信号发生电路(下称AUTOATD发生电路)11，读出开始触发器输出电路(下称ALLATD输出电路)12，及判断电路13。
ATD(020)发生电路10在输入地址A0至A20转变时检测到输入地址A0至A20转变，发生多个第一地址转变信号ATD0至ATD20。
AUTOATD发生电路11在事前检测到存储体0或存储体1自动执行结束，发生第二地址转变信号AUTOATD。
ALLATD输出电路12合成地址转变信号ATD0至ATD20及AUTOATD，输出成为读出开始触发器的读出开始触发信号ALLATD。
ALLATD输出电路12例如由逻辑门电路构成。本例的ALLATD输出电路12例如由地址转变信号ATD0至ATD20，及AUTOATD的OR逻辑OR门电路构成。
判断电路13在自动执行结束的事前检测时，判断非易失性存储器部是否执行根据输入地址转变产生的读出动作。本例的判断电路13根据信号READSET及信号ACTIVE发生信号ATTRG。信号ACTIVE是表示非易失性存储器部否执行输入地址转变产生的读出动作的信号。例如规定信号ACTIVE在“1”期间是根据输入地址转变产生的读出动作是在执行中，在“0”时，不执行该读出动作。而且，信号ATTRG是成为发生地址转变信号AUTOATD的触发器的触发信号。信号ATTRG提供给AUTOATD发生电路11。
本例的判断电路13在上述读出动作不在执行中时，根据信号READSET，信号ATTRG被分配给AUTOATD发生电路11。而且，当上述读出动作执行时，等待上述读出动作结束，在结束时，将信号ATTRG分配给AUTOATD发生电路11。
接着，说明第一实施例的读出开始触发器发生电路的一个电路例子。
图2A是表示图1C中所示的判断电路13及AUTOATD发生电路11的一个例子的电路图；图2B是表示图1C中所示的ATD(020)发生电路10的一个电路例子的电路图。
如图2A所示，一个电路例子的AUTOATD发生电路11是这样的电路，检测信号ATTRG的上升沿(Rising Edge)，通过该上升沿产生成为一定时间“1”电平的脉冲信号。在本例中，通过信号ATTRG的上升沿，例如产生成为5ns时间“1”电平的地址转变信号AUTOATD。
而且，一个电路例子的判断电路13包括根据信号READSET产生置位脉冲RSPLS的RSPLS发生电路14，和根据置位脉冲RSPLS及信号ACTIVE产生信号RST的RST发生电路15，及利用置位脉冲RSPLS置位，通过信号RST进行复位的触发电路(下称为F/F电路)16。
本例的RSPLS发生电路14是这样的电路，检测信号READSET的上升沿，通过该上升沿产生成为一定时间“1”电平的脉冲信号。在本例中，通过信号READSET的上升沿，产生例如成为10ns时间“1”的置位脉冲RSPLS。
本例的RST发生电路15是这样的NOR门电路，由逻辑门电路构成，在本例中采取置位脉冲RSPLS和信号ACTIVE的NOR逻辑。RST发生电路15规定，在信号ACTIVE为“1”期间，即在根据输入地址转变产生的读出动作执行中，与置位脉冲RSPLS无关，规定RST为“0”。
本例的F/F电路16由置位脉冲RSPLS设定，由信号RST设定。该F/F电路16被设定时，表示自动动作结束事前检测。而且，F/F电路16复位时表示输入地址转变产生的读出动作结束或该读出动作不执行。
并且，如图2B所示，一个电路例子的ATD(020)发生电路10是这样的电路，检测输入地址An(n为整数，在本例中，n＝0至20)的上升沿(RisingEdge)及下降沿(Falling Edge)，通过该上升沿或下降沿产生成为一定时间“1”电平的脉冲信号。在本例中，通过输入地址An的上升沿或下降沿，产生例如成为5ns时间“1”的地址转变信号ATDn。
接着，说明上述读出开触发器发生电路的一个动作。
图3A、图3B、图4分别是表示上述读出开始触发器发生电路一个动作例子的图；图3A表示输入地址从忙碌到准备好转变时，图3B表示输入地址从准备好转变到忙碌时。而且，图4表示信号ACTIVE在“0”不变化时。
(忙碌(Busy)→准备好(Ready)情况下)如图3A所示，输入地址(Input Address)接受Add1转变到Add2的地址，产生地址转变信号ATDn。该地址转变信号ATDn的发生，输出读出开始触发信号ALLATD。
这时，由于对应与输入地址Add2的存储体是不作为准备好即自动执行的存储体，所以，可以是单元数据读出。因此，在输出读出开始触发信号ALLATD之后，在经过单元数据读出中所要的一定时间tACC后，从对应于输入地址Add2的存储体在半导体集成电路装置的外部读出数据。
(准备好(Ready)→忙碌(Busy)情况下)如图3B所示，输入地址接收从Add2转变为Add1，发生地址转变信号ATDn，输出以此读出开始触发信号ALLATD。
这时，由于对于与输入地址Add1的存储体是进行忙碌中即自动执行的存储体，所以具有自动执行结束。然后，信号READSET成为“1”，一旦自动动作结束事前检测，那么，复位RSPLS成为例如10n期间“1”。利用该RSPLS设定表示事前检测自动动作结束的F/F电路16。
信号ACTIVE在“1”期间，由于是根据输入地址转变产生的读出动作执行中，所以不使F/F电路16复位。
信号ACTTVE如果从“1”变化为“0”，则由于变成上述读出动作结束，所以使F/F电路16复位。接受该复位，信号ATTRG上升，例如在5ns期间，产生地址转变信号AUTOATD。然后，接受地址转变信号AUTOATD的发生，输出读出开始触发信号ALLATD。在读出开始触发信号ALLATD输出之后，在时间tACC经过后，从对应输入地址Add1的存储体在半导体集成电路装置的外部读出。
(ACTIVE不变化的情况)如图4所示，在信号ACTIVE不从开始以“0”变化时，在置位脉冲RSPLS下降后，信号RST立即上升，信号ATTRGB也上升，所以以该定时发生AUTOATD。信号READSET是“1”，在内部由于自动执行结束，所以，在输出读出开始触发信号ALLATD之后，经过时间tACC后，可从对应于输入地址Add1的存储体读出数据。这以后，在信号RDBYD从“0”变化为“1”时，从对应于输入地址Add1的存储体中在半导体集成电路装置的外部读出数据。
以上，根据第一实施例的半导体集成电路装置，在读出开始触发信号ALLATD的发生中，在例如自动动作结束的一定时间前，利用从“0”变化为“1”的信号READSET。以此，例如信号RDBYB从“0”变化为“1”之前，在非易失性存储器部的内部读出动作可开始，例如在信号RDBYB从“0”变化为“1”前，在非易失性存储器部的内部能完成读出动作。因此，将从硬件顺序标志向单元数据变换在信号RDBYB从“0”向“1”变化时，例如可同时进行，可高速地同时执行动作。
而且，在第一实施例中，在自动执行结束的事前检测时，判断非易失性存储器部是否还执行根据输入地址转变产生的读出动作。然后，如果是读出执行中，那么，等待读出开始触发信号ALLATD的发生直到读出动作结束。根据象这样的判断，在例如读出电路中，具有可抑制对任何数据抵触的优点。
(第二实施例)图5A是表示本发明第二实施例的半导体集成电路装置的大体构成方框图；图5B是表示其读出开始触发器发生电路的一个构成例子的方框图。
如图5A、5B所示，第二实施例的半导体集成电路装置与第一实施例的典型区别在于，判断电路23判断在自动执行结束事前检测时，转变的输入地址是否与自动执行中的地址一致。除此之外，与第一实施例的构成大体相同。
判断电路23当转变的输入地址与自动执行中的地址一致时，根据信号READSET，将触发信号ATTRG给与AUTOATD发生电路11。转变的输入地址是否与自动执行中的地址一致通过转换过程信号POLLING检测到。转换过程信号POLLING是例如当转变的输入地址与自动执行中的地址一致时成为“1”，当不一致时，成为“0”的信号。
接着，说明第二实施例的读出开始触发器发生电路一个电路例子。
图6A是在图5B中所示的判断电路及AUTOATD发生电路一个电路例子的电路图；图6B是表示POLLING发生电路的一个电路例子的电路图。
如图6A所示，有关一个电路例子的AUTOATD发生电路11是检测信号ATTRG的上升沿(Rising Edge)，通过该上升沿产生成为一定时间“1”电平的脉冲信号发生的电路。在本例中，通过信号ATTRG的上升沿产生例如成为5ns时间“1”的地址转变信号AUTOATD。
而且，一个电路例子的判断电路23由逻辑门电路构成，在本例子中，是取信号READSET和信号POLLING的AND逻辑的AND门电路。判断电路23当信号READSET及信号POLLING一起成为“1”时，设信号ATTRG为“1”。即事前检测自动执行，而且，当转变的输入地址与自动执行中的地址一致时，设信号ATTRG为“1”。以此，发生地址转变信号AUTOATD。
而且，如图6B所示，POLLING发生电路24例如在自动执行地址内锁定指定存储体的地址，使锁定的自动执行地址和输入地址相比较。在本例子中，在自动执行地址内，锁定A18至A20，将锁定的自动执行地址A18至A20分别与输入地址A18至A20比较。在本例子中，在地址比较电路中使用逻辑门电路例如XOR门电路。借此，在不管怎样的地址只要一致时输出“0”。当比较结果全部为“0”，即当锁定的自动执行地址A18至A20完全与输入地址A18至A20一致时，规定转换过程信号POLLING为“1”。
下面说明上述读出开始触发器发生电路的一个动作例子。
图7A、7B分别是表示上述读出开始触发器发生电路的一个动作例子图；图7A是表示输入地址从忙碌转变到准备好时；图7B表示输入地址从准备好转变到忙碌时。
(忙碌(Busy)→准备好(Ready)的情况)如图7A所示，接受输入地址从Add1转变到Add2，发生地址转变信号ATDn。接受该地址转变信号ATDn发生，输出读出开始触发信号ALLATD。
这时，由于对应于输入地址Add2的存储体是准备好，即不作自动执行的存储体，所以输入地址Add2与自动执行中的存储体地址不一致。从而，转换过程信号POLLING为“0”。因此，信号READSE即使为“1”也不发生信号ATTRG，地址转变信号AUTOATD也不发生。因而，在读出开始触发信号ALLATD输出之后，在单元数据读出中所要的一定时间tACC经过后，通过对应于输入地址Add2的存储体在半导体集成电路装置的外部读出数据。
(准备好(Ready)→忙碌(Busy)的情况)如图7B所示，接受输入地址从Add2转变到Add1，发生地址转变信号ATDn，借此，输出读出开始触发信号ALLATD。
这时，由于对应于输入地址Add1的存储体是忙碌即自动执行的存储体，所以输入地址Add1与自动执行中的存储体的地址一致。从而，转换过程信号POLLING变成“1”，如若信号READST为“1”，则信号ATTRG发生。这样，地址转变信号AUTOATD发生，再次输出读出开始触发信号ALLATD。这时，信号READSET为“1”，由于在内部自动执行结束，所以在再次读出开始触发信号ALLATD之后，在时间tACC经过后，通过对应于输入地址Add1的存储体读出数据。这以后，当信号RDBYD从“0”变成“1”时，通过对应于输入地址Add1的存储体在半导体集成电路装置的外部读出数据。
以上，即使在第二实施例的半导体集成电路装置中，在读出开始触发信号ALLATD发生中，在例如自动动作结束的一定时间之前，也能利用从“0”变化成“1”的信号READSET。因而，与第一实施例一样，使从硬件顺序标志向单元数据切换在信号RDBYB从“0”向“1”变化时，例如可同时进行，动作可高速地同时进行。
而且，在第二实施例中，在自动执行结束的事前检测时，再判断转变的输入地址与自动执行中的地址是否一致。然后，只是在一致的情况下发生地址转变信号AUTOATD。即是说，只是在地址转变信号AUTOATD必要时可发生。因此，与例如在地址转变信号AUTOATD不必要时也发生的第一实施例相比较，可抑制不要的读出开始触发信号ALLATD的发生，会稳定读出开始触发器发生电路1的动作。
从而，在第二实施例中，由于读出开始触发器发生电路1的动作稳定，所以具有有利于更高速地同时执行动作的情况的优点。
(第三实施例)在上述第二实施例中，例如用使锁定的自动执行地址A18至A20和输入地址A18至A20比较的逻辑门电路发生转换过程信号POLLING。象这样，由于使用逻辑门电路进行地址的比较，所以对于输入地址A18至A20的转变随之产生延迟。
如果设想上述延迟根据某些主要原因而加大，那么存在图8中所表示的动作波形。
如图8所示，转换过程信号POLLING经输入地址转变延迟Δt，而且在信号READSET从“0”变化为“1”以后，转换过程信号POLLING从“1”变化成“0”。在该情况下，信号READSET及信号POLLING在同时成为“1”的期间发生。因此，信号ATTRG成为“1”，信号AUTOATD发生，输出读出开始触发信号ALLATD。读出动作再次从发生的信号AUTOATD开始。因而，与通常的动作不同，读出开始定时延迟从输入地址转变到自动动作结束事前检测的时间tRS。
该第三实施例即使在转换过程信号POLLING发生延迟的情况下，也能使读出开始以与通常动作一样的定时进行。
图9是表示本发明第三实施例的半导体集成电路装置所具有的读出开始触发器发生电路的一个构成例子的方框图。
如图9所示，第三实施例的半导体集成电路装置与第二实施例典型的区别在于，判断电路33当再次自动执行结束事前检测时，接受表示具有输入地址转变的信号ADDATD。信号ADDATD是这样的信号，在地址转变信号ATD0至ATD20即使一个转变的情况下也变成“1”。信号ADDATD从ADDATD输出电路34输出。ADDATD输出电路34例如可由接受地址转变信号ATD0至ATD20的逻辑门电路构成，在本例中，例如由取地址转变信号ATD0至ATD20的OR逻辑运算的OR门电路构成。
下面，说明判断电路33的一个电路例子。
图10是表示图9中所示的判断电路33一个电路例子的电路图。
如图10所示，一个电路例子的判断电路33具有CVRPLSB发生电路35，CVRLAT发生电路36，F/F电路37，及ATTRG输出电路38。
涉及一个电路例子的CVRPLSB发生电路35是这样的电路，检测信号ADDATD的上升沿，发生从该上升沿成为一定时间“0”电平的脉冲信号。在本例中，通过信号ADDATD的上升沿，发生例如成为10ns时间“0”的信号CVRPLSB。CVRPLSB发生电路35是设定第一判断时间的第一判断时间设定电路。第一判断时间表示判断转换过程信号POLLING一致或不一致的时间。在本例中，例如判断信号CVRPLBS从“0”变化为“1”，例如经过10ns时间时，转换过程信号POLLING表示一致或不一致。而且认为，在第一判断时间中，即使转换过程信号POLLING例如表示一致的状态下也能读出自动执行中的存储体以外部分。
再有，在第一判断时间中包括转换过程信号POLLING响应延迟时间。因此，即使转换过程信号POLLING的响应被延迟，一致或不一致的判断由于在第一判断时间经过时所作，所以允许其响应延迟。
有关一个电路例子的的F/F电路36由信号CVRPLSB复位，在第一判断时间中，在表示转换过程信号POLLING转变的输入地址与自动执行中的地址一致状态时设定。
该F/F电路36在第一判断时间中，利用上述CVRPLSB发生电路35，与转换过程信号POLLING无关地形成转变的输入地址与自动执行中的地址不一致的状态(复位状态)。而且，在第一判断时间经过时，如果转换过程信号POLLING为“1”，则形成转变的输入地址与自动执行中的地址一致的状态(设定状态)，转换过程信号POLLING如果为“0”，那么维持复位状态。
根据一个电路例子的CVRLAT发生电路37是这样的电路，检测信号READSET上升沿，通过该上升沿发生成为一定时间“0”电平的脉冲信号。在本实施例中，通过信号READSET的上升沿，发生成为例如20ns时间“1”的信号CVRLAT。CVRLAT发生电路36是设定第二判断时间的第二判断时间设定电路。第二判断时间表示发生信号ATTRG的时间。在本例中，在第二判断时间中，ATTRG输出电路38成为非工作状态，在第二判断时间经过时，ATTRG输出电路38成为工作状态。
此外，信号CVRLAT为“1”的时间(第二判断时间)比信号VVRPLSB为“0”的时间(第一判断时间)要长。如果在第二判断时间中不结束，那么第一判断时间有可能信号AUTOATD不发生。
ATTRG输出电路38在非工作状态时，与F/F电路36的输出信号LATCH无关，设信号ATTRG为“0”。而且在工作状态时，相应F/F电路36的输出信号LATCH规定信号ATTRG为“0”或“1”。
接着，说明上述读出开始触发器发生电路的一个动作例子。
图11A、11B分别表示上述读出开始触发器发生电路的一个动作例子的图；图11A是表示输入地址从忙碌转变为准备好时，图11B是表示输入地址从准备好转变成忙碌。
(忙碌(Busy)→准备好(Ready)的情况)如图11A所示，接受输入地址从Add1转变到Add2，发生地址转变信号ADDATD。接受该地址转变信号ADDATD的发生，输出读出开始触发信号ALLATD。
而且，接受转变信号ADDATD的发生，信号CVRPLSB成为“0”，F/F电路36复位。当F/F电路36为复位状态时，信号LATCHB为“1”。
下面，如果信号READSET成为“1”，则信号CVRLAT成为“1”。
而且，由于与输入地址Add2对应的存储体是与准备好即不作自动执行的存储体，所以输入地址Add2与自动执行中的存储体的地址不一致。从而，转换过程信号POLLING成为“0”。
当信号CVRPLSB从“0”变成“1”时，即在经过第一判断时间时，由于是转换过程信号“0”，所以不设定F/F电路36，维持复位状态。
此外，转换过程信号POLLING成为“0”的定时，如图11A所示，即使信号READSET成为“1”后延迟的情况下也不发生信号ATTRG。
接着，当信号CVRLAT从“1”变成“0”时，即第二判断时间经过时，信号LATCH为“1”。因而，由于信号ATTRG维持，所以，读出开始触发信号ALLATD不发生。
因此，在读出开始触发信号ALLATD输出之后，在对于单元数据读出所必要的一定时间tACC经过后，通过与输入地址Add2对应的存储体在半导体集成电路装置的外部读出数据。
(准备好(Ready)→忙碌(Busy)的情况)如图7B所示，接受输入地址从Add2转变到Add1，地址转变信号ATDn发生，以此输出读出开始触发信号ALLATD。
而且，接受转变信号ADDATD的发生，信号CVRPLSB成为“0”，F/F电路36复位。当F/F电路36处于复位状态时，信号LATCH为“1”。
下面，如果信号READSET为“1”，则信号CVRLAT为“1”。
而且，由于与输入地址Add1对应的存储体是忙碌即自动执行中的存储体，所以输入地址Add1与自动执行中的存储体地址一致。从而，转换过程信号POLLING成为“1”。
当信号CVRPLSB从“0”变成“1”时，即第一判断时间经过时，由于转换过程信号为“1”，所以设定F/F电路36。当F/F电路36处于设定状态时，信号LATCHB为“0”。
接着，当信号CVRLAT从“1”变成“0”时，即第二判断时间经过时，信号LATCH为“0”。因此，信号ATTRG变成“1”。借此，再次输出读出开始触发信号ALLATD。这时，信号READSET为“1”，由于在内部自动执行结束，所以再次输出读出开始触发信号ALLATD之后，时间tACC经过之后，通过对应于输入地址Add1的存储体读出数据。然后，当信号RDBYD从“0”变成“1”时，通过对应于输入地址Add1的存储体在半导体集成电路装置的外部读出数据。
此外，在本第三实施例中，地址转变信号AUTOATD的发生定时比信号READSET上升只是信号CVRLAT的脉冲宽度延迟。然而，由于只要达到自动动作完全结束的信号RDBYB在变成“1”的定时之前结束就行，所以读出动作没有问题。
上面，即使在根据第三实施例的半导体集成电路装置中，在读出开始触发信号ALLATD发生中，例如在自动动作结束的一定时间前也利用从“0”变成“1”的信号READSET。从而，与第一实施例一样，将从硬件顺序标志向单元数据的切换在信号RDBYB从“0”变成“1”时，例如可同时进行，同时能以高速地进行执行动作。
还有，在第三实施例中，能获得与第二实施例一样的优点，同时，还获得即使在转换过程信号POLLNG发生再延迟的情况下，也能使读出开始以与通常动作同样的定时进行的优点。
从而，在第三实施例中，与第二实施例相比较，进一步得到对于更高速作地同时执行动作的情况下是有利的优点。
以上虽然利用第一实施例至第三实施例说明了本发明，但是本发明并不仅限于这些实施例，根据这些实施例，在不脱离本发明宗旨的范围内可作种种变形。
例如在上述实施例中，虽然规定存储体为2个，但是，存储体也可设定为2个以上。
虽然作为可数据改写的非易失性存储器单元MC的一个例子，展示了阈电压可变型晶体管，但是，只要非易失性存储器单元是数据可改写的，就不限于阈电压可变型晶体管。
尽管上述实施例分别可单独实施，但是作适当组合实施当然也可以。
在上述实施例中，包括各个阶段的发明，在各实施例中所展示的多个构成要件作适当组合，根据这一点也可提出各个阶段的发明。
在上述实施例中，虽然根据将本发明应用于非易失性半导体存储装置的例子进行说明，但是，内置象上述的非易失性半导体存储装置的半导体集成电路装置、例如处理器、系统LSI等也属于本发明范围内。
以上根据上述实施例，在具有包括用于数据改写的自动执行功能，和该自动执行中进行数据读出的同时执行功能的非易失性存储器部的半导体集成电路装置中，尤其是提供一种可高速同时执行动作的半导体集成电路装置及其读出开始触发信号发生方法。
对于本领域技术人员来说，其他优点和变化是显而易见的，所以，其发明的主要方案不仅限于这里所展示和叙述的特定细节和典型的例子，从而，在不脱离由附加的权利要求及等同物所限定的总的发明思想范围和精神的前提下可作出各种变动。
权利要求
1.一种半导体集成电路装置，包含具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括配置非易失性存储器单元的与一个存储体单元对应的第一存储器单元阵列；配置非易失性存储器单元的与和所述一个存储体不同的其他存储体对应的第二存储器单元阵列；当输入阵列转变时，检测该输入地址转变，发生多个第一地址转变信号的多个第一地址转变信号发生电路；事前检测所述一个存储体的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路；以及根据所述第一地址转变信号和所述第二地址转变信号，输出成为读出开始触发器的读出开始触发信号的读出开始触发器输出电路。
2.根据权利要求1所述的装置，其特征在于，还包括在所述自动执行结束事前检测时，判断所述非易失性存储器部是否执行根据输入地址转变产生的读出动作的判断电路；该判断电路在不执行所述读出动作时，根据在事前预告所述一个存储体自动执行结束的预告信号，把成为所述第二地址转变信号的触发器的触发信号提供给所述第二地址转变信号发生电路；当执行所述读出动作时，等待该读出动作结束，当结束时将所述触发信号分配给所述第二地址转变信号发生电路。
3.根据权利要求2所述的装置，其特征在于，所述判断电路包括触发电路，在所述自动执行结束事前检测时置位，在所述读出动作结束时复位。
4.根据权利要求1所述的装置，其特征在于，还包括判断电路，在所述自动执行结束事前检测时，判断转变的输入地址与自动执行中的地址是否一致；该判断电路在所述转变的输入地址与自动执行中的地址一致时，根据在事前预告所述一个存储体自动执行结束的预告信号，将成为所述第二地址转变信号的触发器的触发信号分配给所述第二地址转变信号发生电路。
5.根据权利要求4所述的装置，其特征在于，所述判断电路包括逻辑电路，根据所述预告信号和表示所述转变的输入地址与自动执行中的地址是否一致的转换过程信号，输出所述触发信号。
6.根据权利要求5所述的装置，其特征在于，所述判断电路包括第一判断时间设定电路，设定第一判断时间，所述第一判断时间判断所述转变的输入地址与自动执行中的地址是否一致。
7.根据权利要求6所述的装置，其特征在于，所述第一判断时间设定电路根据表示所述输入地址的转变的地址转变信号，设定所述第一判断时间。
8.根据权利要求7所述的装置，其特征在于，所述第一判断时间包括所述转换过程信号的响应延迟时间。
9.根据权利要求6所述的装置，其特征在于，所述第一判断时间设定电路在所述第一判断时间中与所述转换过程信号无关，处于所述转变的输入地址与自动执行中的地址不一致状态；所述第一判断时间经过时，使根据所述转换过程信号可判断所述转变的输入地址与自动执行中的地址是否一致的状态。
10.根据权利要求9所述的装置，其特征在于，所述判断电路包括触发器电路，在所述输入地址转变时复位，在所述第一判断时间中，当表示转换过程信号表示所述转变的输入地址与与自动执行中的地址一致的状态时，进行置位。
11.根据权利要求5所述的装置，其特征在于，所述判断电路包括第二判断时间设定电路，设定发生所述第二地址转变信号的第二判断时间。
12.根据权利要求11所述的装置，其特征在于，所述判断电路根据所述预告信号设定所述第二判断时间。
13.根据权利要求12所述的装置，其特征在于，所述第二判断时间设定电路，在所述第二判断时间中，使输出所述触发信号的逻辑电路非工作状态化；在所述第二判断时间经过时，使所述逻辑电路工作状态化。
14.一种半导体集成电路装置的读出开始触发信号的发生方法，该半导体集成电路装置包含具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，判断所述非易失性存储器部是否执行输入地址转变产生的读出动作；当不执行所述读出动作时，发生读出开始触发信号；以及当执行所述读出动作时，在该读出动作结束时发生所述读出开始触发信号。
15.一种半导体集成电路装置的读出开始触发信号的发生方法，该半导体集成电路装置包含具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，判断转变的输入地址是否与自动执行中的地址一致；以及当一致时，在自动执行结束时发生读出开始触发信号。
16.一种半导体集成电路装置的读出开始触发信号的发生方法，该半导体集成电路装置包含具有用于数据改写的自动执行功能和在该自动执行中读出数据的同时执行功能的非易失性存储器部，其特征在于，包括当事前检测自动执行结束时，在包括表示下述是否一致的转换过程信号的响应延迟的第一判断时间经过时判断转变的输入地址与自动执行中的地址是否一致；以及当一致时，在所述第一时间经过后的第二判断时间经过时发生读出开始触发信号。
全文摘要
提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路；以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
文档编号G11C16/02GK1450563SQ02151650
公开日2003年10月22日 申请日期2002年12月26日 优先权日2001年12月26日
发明者原德正, 齐藤荣俊, 志贺仁, 本多泰彦, 田浦忠行, 加藤秀雄 申请人:株式会社东芝