专利名称：半导体存储装置的制作方法
技术领域：
本发明关于半导体存储装置。
背景技术：
图4表示利用现有DRAM混载工艺设计的半导体存储装置之一的DRAM(动态随机存取存储器)存储单元阵列的布局图。图4中，1(1a～1h)是由第1层铝布线形成的位线。2是配置在与位线交叉的方向、作为将存储单元选择性地连接到位线的晶体管栅极工作的字线，它是由多晶硅布线形成。此外，3是将位线1和存储单元晶体管5电气连接的位线接点，4是存储单元电容器，5是存储单元晶体管。6是配置于字线2和位线1的各交叉部，由存储单元电容器4及存储单元晶体管5构成的1Tr1C型存储单元，存储单元6与字线2及位线1连接。
在具有上述构成的现有半导体存储装置中，由于构成字线2的多晶硅电阻很高，故在字线较长的情况下，从在字线2上加载驱动信号开始到存储单元6的数据被传送到位线1需要相当长的时间，防碍了高速存储。
在上述构成中，由于从字线2的驱动端到终端的信号传播延迟很大，为了将传播延迟控制到最小限度采用了字线贴衬结构(字分路器结构)。在采用该字线贴衬结构的DRAM中，借助于成为沿字线2并以与字线2相同间距形成的贴衬布线的上层低电阻金属布线(例如第2层铝布线)贴衬，这样就防止了驱动信号的传播延迟。
近年来，DRAM为谋求高度集成化，缩小了布线图形的间距和单元阵列的尺寸，以往由同一布线层形成的布局中采用了多层布线结构。在采用多层布线结构的DRAM中，位线间的距离变得非常狭小。因此，在存储单元阵列部中，与由存储单元尺寸决定的单一布线间的尺寸相比，贴衬接点区域大。而且，以与位线相同的布线层(例如第1层铝布线)形成用于贴衬连接的接点(贴衬接点)，因此，存在如下缺点为了确保在每个存储单元放置贴衬接点的空间，必须扩大整个存储单元尺寸并增大存储单元间距，并且需要扩大位线间的距离。
也就是，近年来，DRAM为谋求高度集成和大容量化，存储单元的电容器结构为了确保小面积、大电容值已经从以往的平面型转变为采用特殊工艺的堆叠(层叠)式或沟槽(沟)式立体结构，实现了存储单元结构小型化的反面是造成位线间隔缩小，不能在各存储单元设置贴衬接点，只能另外在存储单元阵列端部设置贴衬区域并采用贴衬连接。
象这样，为使高速存储成为可能，必须采用能够抑制高电阻多晶硅形成的字线的信号迟延之字线贴衬结构，但是，正因为这样，需另外在存储单元阵列端部设置贴衬区域，从而造成存储单元阵列面积增大的问题。
再者，以往，给各存储单元提供电源电压用的电源线由位线上层的布线层形成，由于从该上层电源线引出接点给各存储单元提供电源电压，所以造成IR降增大。
发明内容
本发明旨在提供一种不会造成存储单元阵列部面积增大就能够高速存储的半导体存储装置。
此外，本发明其他目的是旨在提供一种能够降低IR降的半导体存储装置。
本发明的半导体存储装置包括相互平行布线的多条字线、与多条字线交叉的方向上互相平行布线的多条位线、连接字线及位线的多个存储单元、在多条字线上方布线的多条贴衬布线、形成于多条位线之间并且将多条字线和多条贴衬布线电气连接的多个接点。
根据该结构，连接字线和贴衬布线的接点设置在位线之间，因为无需另外在存储单元阵列部(多个存储单元区域)端部设置贴衬区域或增大利用标准CMOS工艺进行布局的存储单元的尺寸、扩大存储单元之间的间隔，因此，不会导致存储单元阵列部面积增大或者是芯片面积增大，就能够在各存储单元设置用于贴衬字线的接点，抑制字线驱动信号的传播延迟，从而实行高速存储。
在这种情况下，通过由MOS晶体管及MOS电容器构成各存储单元，存储单元间距增大，位线之间间距亦增大，故能够容易地在位线间配置用于贴衬字线的接点。
此外，本发明的半导体存储装置包括相互平行布线的多条字线、与多条字线交叉的方向上相互平行布线的多条位线、连接字线及位线的多个存储单元、与多条位线平行并形成于多条位线之间将存储单元和电源线电气连接的多条金属布线。
根据该结构，在位线之间设置连接上层电源线的金属布线，关于配置该金属布线，由于不需要增大利用标准CMOS工艺进行布局的存储单元的尺寸和扩大存储单元之间的间隔，所以不会导致增大存储单元阵列部面积或者增大芯片面积。而且，从与电源线连接并设置于位线之间的金属布线给存储单元提供电源电压，所以能够降低电源线的IR降。另外，由于金属布线被形成为与位线平行，所以亦可以作为用于降低位线噪音的屏蔽线使用。
在这种情况下，通过由MOS晶体管及MOS电容器构成各存储单元，扩大了各存储单元的间距和位线之间的间距，因此能够容易地在位线之间配置连接电源线的金属布线。
此外，本发明的半导体存储装置包括相互平行布线的多条字线、与多条位线交叉的方向上互相平行布线的多条位线、连接字线及位线的多个存储单元、布线于多条字线上方的多条贴衬布线、形成于多条位线之间并将多条字线和多条贴衬布线电气连接的多个接点、与多条位线平行并形成于多条位线之间将存储单元和电源线电气连接的多条金属布线，多个接点和多条金属布线交互地配置在位线之间。
根据该构成，在位线之间交互配置连接字线和贴衬布线的接点、和连接于电源线的金属布线，配置接点或金属布线不会导致存储单元阵列部面积的增大或芯片面积的增大，能够实现高速存储，同时，能够降低电源线的IR降和降低位线噪音。
在这种情况下，通过由MOS晶体管及MOS电容器构成各存储单元，增大了存储单元的间距和位线之间的间距，因此能够容易地在位线之间配置用于贴衬字线的接点或连接电源线的金属布线。
附图的简单说明图1是本发明第1实施例所涉及半导体存储装置的存储单元阵列部的布局图。
图2是本发明第2实施例所涉及半导体存储装置的存储单元阵列部的布局图。
图3是本发明第3实施例所涉及半导体存储装置的存储单元阵列部的布局图。
图4是利用现有DRAM混载工艺设计的存储单元阵列部的布局图。
发明的最优实施方式参照
本发明实施例。
图1是表示本发明第1实施例的半导体存储装置，是利用标准CMOS工艺形成的存储单元阵列部的布局图。此处，利用标准CMOS工艺形成的存储单元阵列部并不采用堆叠式或沟槽式等需要特殊工艺的存储单元结构，而是采用由MOS晶体管和MOS电容器构成的平面型存储单元结构。
在图1中，1(1a～1f)是低电阻金属布线(例如第1层铝布线)形成的位线。2是配置在与位线交叉的方向，并作为将存储单元选择性地连接在位线的晶体管栅极工作的字线，它是由多晶硅布线形成。另外，成为以和字线2相同间距形成的贴衬布线的上层低电阻金属布线(例如第2层铝布线)形成于字线2上方，但图中省略了该项。6是配置于字线2和位线1的各交叉部的DRAM之1Tr1C型存储单元，由MOS电容器的存储单元电容器4及MOS晶体管的存储单元晶体管5构成。存储单元6连接字线2及位线1。3是将位线1和存储单元晶体管5电气连接的位线接点，4是存储单元电容器。7是电气连接上层低电阻金属布线和字线2的字线贴衬接点，该上层低电阻金属布线成为沿字线2、以与字线2相同间距形成的贴衬布线。
如该半导体存储装置那样，利用标准CMOS工艺形成的存储单元阵列部是排列于字线2长度方向的存储单元电容器4间距较大的布局。由于与字线2长度方向相邻的存储单元6之间的间隔由存储单元电容器4的间距决定，所以连接存储单元6的位线1之间的间隔较大，即使不在存储单元阵列端部设置贴衬区域，亦可以采用与位线1同层的金属布线在位线1之间设置字线2的贴衬接点7。
根据本实施例，可以将用于成为贴衬布线的低电阻金属布线和字线2进行贴衬的贴衬接点7设置于各存储单元6。因此，能够抑制自字线2的驱动端到终端的信号传播延迟、缩短从给字线2加载驱动信号开始到存储单元6的数据被传送到位线1的时间，并能够实现存储动作的高速化。
再者，为了贴衬连接成为贴衬布线的低电阻金属布线和字线2无需另外在存储单元阵列端部设置贴衬区域或增大利用标准CMOS工艺进行布局的存储单元尺寸和扩大存储单元之间的间隔，所以不会造成存储单元阵列部面积的增大和芯片面积的增大。
并且，在本实施例中，虽然将字线贴衬接点7配置在各位线1之间，但也可以按照每间隔2条位线、每间隔3条位线、或每间隔4条位线等地配置。
图2表示本发明第2实施例的半导体存储装置，是利用标准CMOS工艺形成的存储单元阵列布局图。在图2中，对于与如图1所示构成要素相同的构成要素用相同符号表示，省略其说明。
图2中，8是由与位线1同层的金属布线形成并且与位线1平行配置的低电阻金属布线。该金属布线8与DRAM电源线(未图示)电气连接，同时，与存储单元6连接以便给存储单元6提供电源电压。其中，DRAM电源线由比位线1或金属布线8更上层的金属布线形成并通向存储单元阵列上层。
如该半导体存储装置那样，利用CMOS工艺形成的存储单元阵列部是排列于字线2长度方向的存储单元电容器4间距较大的布局。与字线2长度方向相邻的存储单元6之间的间隔由存储单元电容器4的间距决定，所以连接存储单元6的位线1之间的间隔增大，并且能够由与位线1同层的金属布线在位线1之间与位线1平行地配置低电阻的金属布线8。
根据本实施例，用与位线1同层的金属布线将配置在位线1之间的低电阻金属布线8与上层DRAM电源线电气连接，同时，将金属布线8与存储单元6连接给存储单元6提供电源电压，这样就能够降低DRAM电源的IR降。此外，由于该低电阻金属布线8成为与位线1平行配置的电源线，所以也具有作为减轻位线噪音的屏蔽线的效果。
另外，为了将金属布线8配置于位线1之间，因为无需增大利用标准CMOS工艺进行布局的存储单元的尺寸和扩大存储单元之间的间隔，所以不会增大存储单元阵列面积或芯片面积。
另外，本实施例中，金属布线8配置在各位线1之间，但也可以按照每间隔2条位线、每间隔3条位线、或每间隔4条位线等地配置。
图3表示本发明第3实施例的半导体存储装置，是利用标准CMOS工艺形成的存储单元阵列部的布局图。图3中，对于与如图1所示构成要素相同的构成要素用相同符号表示，省略其说明。图3中，7是将上层低电阻金属布线(未图示)和字线2电气连接的字线贴衬接点。其中，上层低电阻金属布线成为沿字线2并以同字线2相同间距形成的贴衬布线。8是由与位线1同层的金属布线形成，并与位线1平行配置的低电阻金属布线。该金属布线8和DRAM电源线电气连接的同时，与存储单元6连接以便给存储单元6提供电源电压，其中DRAM电源线由比位线1或金属布线8更上层的金属布线形成并通向存储单元阵列的上层。
象该半导体那样，利用标准CMOS工艺形成的存储单元阵列部是排列于字线2的长度方向的存储单元电容器4间距较宽的布局。与字线2长度方向相邻的存储单元6之间的间隔由存储单元电容器4的间距决定，所以连接存储单元6的位线1之间的间隔增大，并且能够利用与位线1同层的金属布线将用于贴衬连接成为贴衬布线的上层低电阻金属布线和字线2的贴衬接点7设置在例如第1位线1a和第2位线1b之间。此外，可以在第2位线1b和第3位线1c之间平行地配置与位线1同层的低电阻金属布线8。
如上所述，根据本实施例，如同第1，第2实施例所说明的那样无需增大存储单元阵列面积和芯片面积就能够获得字线2的贴衬，能够抑制从字线2驱动端到终端的驱动信号传播延迟并能够缩短从在字线2加载驱动信号开始到存储单元6的数据被传送到位线1的时间，从而实现存储动作的高速化。此外，将低电阻金属布线8与上层DRAM电源线电气连接的同时，将金属布线8与存储单元6连接并给存储单元6提供电源电压，这样就能够降低DRAM电源的IR降。而且，由于低电阻的金属布线8成为与位线1平行配置的电源线，所以也可以具有作为减轻位线噪音的屏蔽线的效果。
另外，本实施例中，将配置于位线1之间的字线贴衬接点7和金属布线8交互地配置。但也可以将字线贴衬接点7按照每间隔2条位线、每间隔3条位线、或每间隔4条位线等地配置，亦可以在尚未配置字线贴衬接点7的位线之间配置金属布线8。
另外，象第1～第3实施例那样，在利用标准CMOS工艺形成的存储单元的情形，与利用工艺复杂的堆叠式或沟槽式等特殊工艺形成的存储单元结构相比，能够提高成品率并能实现低成本。
再者，本发明并不限定于上述实施例，当然可以在不脱离大意的范围内实施变更。例如，上述实施例中，说明了应用于大容量DRAM的情形，但是，本发明并不限于DRAM，也广泛适用于其他的半导体，特别是适用于要求高速的半导体存储。
权利要求
1.一种半导体存储装置，其特征在于，包括相互平行配置的多条字线、与所述多条字线交叉的方向上互相平行配置的多条位线、连接所述字线及位线的多个存储单元、配置于所述多条字线上方的多条贴衬布线、形成于所述多条位线之间并且将所述多条字线和所述多条贴衬布线电气连接的多个接点。
2.一种半导体存储装置，其特征在于，包括相互平行布线的多条字线、与所述多条字线交叉的方向上相互平行布线的多条位线、连接在所述字线及位线的多个存储单元、与所述多条位线平行并形成于所述多条位线之间将所述存储单元和电源线电气连接的所述多条金属布线。
3.一种半导体存储装置，其特征在于，包括相互平行布线的多条字线、与所述多条位线交叉的方向上互相平行布线的多条位线、连接所述字线及位线的多个存储单元、布线于所述多条字线上方的多条贴衬布线、形成于所述多条位线之间并将所述多条字线和所述多条贴衬布线电气连接的多个接点、与所述多条位线平行并形成于所述多条位线之间将所述存储单元和电源线电气连接的多条金属布线，所述多个接点和所述多条金属布线交互地配置在所述多条位线之间。
4.如权利要求1所记载的半导体存储装置，其特征在于，各存储单元由MOS晶体管及MOS电容器构成。
5.如权利要求2所记载的半导体存储装置，其特征在于，各存储单元由MOS晶体管及MOS电容器构成。
6.如权利要求3所记载的半导体存储装置，其特征在于，各存储单元由MOS晶体管及MOS电容器构成。
全文摘要
在现有半导体存储装置中，为实现高速存储，在字线上层设置贴衬布线并在另外设置于存储单元阵列部端部的贴衬区域连接字线和贴衬布线，但是，造成了存储单元阵列部面积的增大。通过利用标准CMOS工艺进行存储单元阵列部的布局，由MOS晶体管及MOS电容器构成各存储单元。由于该结构的存储单元位线之间间隔非常大，因此在位线之间设置借助于与位线同层的低电阻金属布线来连接字线和上层贴衬布线的接点。这样，无需在存储单元阵列部的端部另外设置贴衬区域或增大利用标准CMOS工艺进行布局的存储单元的尺寸和扩大存储单元之间的间隔，所以，不会导致存储单元阵列部面积的增大或芯片面积的增大，能够在各存储单元设置用于贴衬字线的接点，抑制字线驱动信号的传播延迟，实现高速存储。
文档编号G11C5/06GK1424764SQ0215586
公开日2003年6月18日 申请日期2002年12月12日 优先权日2001年12月12日
发明者西原龙二, 贞方博之 申请人:松下电器产业株式会社