专利名称：用于恢复盘驱动器中的读取错误的方法和装置的制作方法
技术领域：
本发明涉及盘驱动器领域，特别涉及一种用于恢复数据读写操作中所发生的读取错误的装置和方法。
背景技术：
近年来，在盘驱动器领域内数据记录密度得到提高，其中，硬盘驱动器是一个代表性例子。为了提高数据记录密度，要求进行各种技术改进。其中一种技术改进是降低包括在任何盘驱动器内的磁头的浮动高度。术语“浮动高度”是指盘(记录介质)的表面与磁头(更准确地说，安装在滑块上的磁头元件)之间的距离。
近来，磁头的浮动高度降至约10nm的极限。磁头在从盘上读取数据或写入数据到盘上的时候接触盘的可能性由于环境条件如大气压力和温度的变化而增大。
接触型盘驱动器已被开发出来以使浮动高度减至超出极限。在接触型盘驱动器中，磁头在从盘上读取数据或写入数据到盘上的时候与盘保持实际接触(或伪接触)。磁头需要以适当的摩擦系数在盘上滑动。如果盘具有极其平滑的表面，则磁头可能遭受所谓的“粘滑(stick-slip)”，或者在最坏的情况下可能粘到盘的表面。
因此，盘不应具有太光滑的表面。换句话说，它应具有适当的粗糙度。为此，盘在其表面上具有微小凸出物。最好凸出物在长度和形状上相同，并且以均匀密度分布在整个盘上。然而，实际上，在盘的表面上，各位置的凸出物在长度、形状和分布密度上不同。因此，在盘的表面上，运动摩擦系数根据位置而不同。不可避免地在盘的旋转方向上制动磁头的力细微变化。这样，磁头在盘的圆周方向上所采取的位置也细微变化。磁头相对于盘移动的速度不可避免地改变。磁头相对速度变化导致记录在盘上的数据的频率变化。
实验显示频率变化以大约100kHz为中心频率，持续约100ns的短时间或者约10μs的较长时间。可以推断短时间变化是在盘的凸出物与磁头元件保持接触的时候发生的，而长时间变化是在磁头遭受粘滑的时候发生的。
盘驱动器包括再现记录在盘上的数据的读取通道。在读取通道从盘上读取数据的时候，数据再现参数(例如，PW50或者50％阈值的脉冲宽度)可以随着周围温度而改变。
在磁头从盘上读取数据的时候，振动或碰撞可能从外界施加于盘驱动器，从而使磁头错位。如果发生这一情况，则将发生读取错误，并且数据将不按照所期望的方式进行解码。
大多数盘驱动器具有读取错误恢复功能来恢复以不合需要的方式读取的数据。通常，该功能是通过稍微改变读取通道的参数(例如，滤波器的放大(boosting)度)或者改变磁头位置以完成读取重试来执行的。一种执行读取重试的方法公开于例如日本专利申请KOKAI发行号2000-311347。
已经证实，即使执行读取重试，也不能在接触型盘驱动器中恢复读取错误。已经发现，在磁头浮动型盘驱动器中，在某些情况下也不能恢复读取错误。读取错误分析显示错误是由于当磁头接触盘(更准确地说，盘的凸出物)时所产生的盘数据区域内的频率抖动。注意，“频率抖动”是记录在盘数据区域内的数据的频率变化。
上述发行物公开一种改变包括在例如读取通道中的PLL电路的增益(参数)来执行读取重试的方法。然而，该方法未被设计为恢复由于记录在盘数据区域内的数据的频率变化而造成的读取错误。因此，它不是一种有效恢复读取错误的方法。
发明内容
根据本发明的一个实施例，提供一种盘驱动器，可以可靠地恢复在盘形记录介质的数据区域的频率抖动(频率变化)部分所产生的读取错误。
更具体地说，本发明的实施例提供一种盘驱动器，它具有执行读取重试来恢复在频率抖动部分所产生的读取错误，其中，频率抖动部分存在于记录在介质数据区域内的PLL同步数据中。
该盘驱动器包括磁头，从在盘形记录介质上提供的任意数据区域读取数据信号；锁相回路单元105，产生读取时钟信号；读取通道10，与由锁相回路单元产生的读取时钟信号保持同步，根据磁头从盘形记录介质读取的任何数据信号再现数据；以及控制器13，当由读取通道记录的数据包含错误时，改变锁相单元的PLL参数，其中，PLL参数与由于错误而存在于记录在数据区域内的PLL同步数据中的频率抖动部分相关，并且根据所改变的PLL参数执行读取重试，从而使读取通道重新读取数据。
包括在本说明书中且组成其一部分的附图示出本发明的多个实施例，并且与上面一般描述和下面实施例详细描述一起，用来说明本发明的原理。
图1是示出包括在本发明一个实施例中的读/写通道的主要部件的方框图；图2是根据实施例的盘驱动器的主要组件的方框图；图3A到3D是说明在实施例中提供的PLL电路的基本操作的时序图；图4A到4C是示出为什么产生本发明实施例所要恢复的读取错误的图；图5A到5C是示出为什么产生本发明实施例所要恢复的另一读取错误的图；图6A到6C是说明在本发明实施例中所执行的第一读取重试方法的时序图；图7A到7C是显示在本发明实施例中所执行的第二读取重试方法的时序图；图8A到8C是说明在本发明实施例中所执行的第三读取重试方法的时序图；图9是说明在本发明实施例中所执行的第四读取重试方法的流程图；图10示出在本发明实施例中所使用的参数表；图11是说明在本发明实施例中所执行的第五读取重试方法的流程图；以及图12是示出实施例变型如何工作的流程图。
具体实施例方式
将参照附图对本发明的一个实施例进行描述。
图1和2是方框图。图1示出包括在本发明一个实施例中的读/写通道的主要部件。图2示出根据该实施例的盘驱动器的主要组件。
(盘驱动器)如图2所示，作为本发明一个实施例的盘驱动器20包括盘形记录介质1和磁头2(以下分别称作“盘”和“磁头”)。盘驱动器20还包括主轴马达(SPM)3、致动器4、音圈马达(VCM)5以及马达驱动器IC 6。盘1固定到SPM 3，因此可以以高速旋转。盘1具有作为数据记录区域的多个轨道200。注意，盘驱动器20可以为盘1和磁头2接触的类型或者通常浮动的磁头2有可能接触盘1的普通类型。
磁头2包括读取磁头元件和写入磁头元件。读取磁头元件被设计为从盘1读取数据，并且写入磁头元件被设计为将数据写入在盘1上。这两个磁头元件均安装在致动器4的滑块上。当由VCM 5驱动时，致动器4将磁头2移到盘1上的目标位置。目标位置就是对其进行数据读写的轨道。VCM 5由马达驱动器IC 6驱动，而马达驱动器IC 6由装备在盘驱动器20中的CPU 13控制。
马达驱动器IC 6包括VCM驱动器60和SPM驱动器61。VCM驱动器60将驱动电流提供给VCM 5。CPU 13控制马达驱动器IC 6，而马达驱动器IC 6又控制SPM 3和VCM 5。
盘1、磁头2、SPM 3、致动器4、VCM 5和马达驱动器IC 6组成磁头/盘组合。除磁头/盘组合之外，盘驱动器20还包括电路系统。电路系统包括读/写(R/W)通道10、前置放大器电路11、盘控制器(HDC)12、上述CPU以及存储器14。
前置放大器电路11具有读取放大器和写入放大器。读取放大器对读取磁头元件已从盘1读取的任何信号(以下称作“读取信号”)进行放大。写入放大器将从R/W通道10输出的任何信号转换成表示要写入在盘1上的数据的信号(以下称作“写入信号”)。由写入放大器产生的写入信号提供给写入磁头元件。
CPU 13是盘驱动器20中的主控制设备。它执行将磁头2定位在所需位置的伺服控制。它还执行读/写控制(包括读取重试控制)。存储器14包括RAM、ROM和作为非易失性存储器的闪存(EEPROM)。闪存存储用于读取重试操作中的参数表140。(参见图10或参数表140的示意图。)HDC 12用作主机接口，并且连接到在盘驱动器20的外部提供的主机系统30(例如，个人计算机或者数字设备)。HDC 12还用作盘接口它将信号传输到R/W通道10，并且从其接收信号。
(读取通道)R/W通道10是处理读取信号和写入信号的信号处理IC。如同大部分情况，它是PRML(部分响应最大似然)数据通道。R/W通道10包括读取通道。图1示出读取通道的主要组件和装备在R/W通道10中的一些元件。
如图1所示，读取通道具有可变增益放大器(VGA)100、低通滤波器(LPF)101、A/D转换器102、数字均衡器103、解码器104和PLL(锁相回路)电路105。
VGA 100是从前置放大器电路11接收读取信号并且将读取信号幅度保持在预定值的幅度调整电路。前置放大器电路11对磁头2的读取头已从盘1读取的任何读取信号进行放大。由前置放大器电路11放大的读取信号提供给R/W通道10。LPF 101从由VGA 100输出的读取信号中消除噪声。
A/D转换器102接收作为模拟信号的来自LPF 101的任何读取信号，并且将该信号转换成数字读取信号。均衡器103如同大多数情况包括横向滤波器。它接收数字读取信号，并且将信号波形变成规定信号波形。解码器104是PRML类型的数据解码电路，并且从读取信号再现数据。所再现的数据从解码器104提供给HDC 12。
PLL电路105产生A/D转换器102用来将模拟读取信号转换成数字读取信号的读取时钟信号CL。PLL电路105包括相位比较器、低通滤波器(LPF)以及压控振荡器(VCO)。它是一种反馈系统。
PLL电路105接收从均衡器103输出的读取信号(数字信号)。在PLL电路105中，VCO的输出信号受到控制，从而与输入读取信号输入(即，调制数字信号)具有预定相位关系。也就是，PLL电路105将读取时钟信号CL提供给A/D转换器102。读取时钟信号CL与读取信号(所记录的调制数据)具有相同的频率和相位。
如图1所示，R/W通道10还包括PLL控制电路106。PLL控制电路106设置PLL电路105中的多个PLL参数。PLL参数包括符合读取栅信号RG的获取模式的定时和增益以及跟踪模式的增益。CPU 13参考存储在存储器14中的参数表140，并且使PLL控制电路106设置PLL电路105中的PLL参数，或者改变设在PLL电路105中的PLL参数。
PLL控制电路106包括共同设置和改变各PLL参数的定时调整电路106A和增益调整电路106B。定时调整电路106A调整CPU 13为获取模式所设置的定时和符合读取栅(read-gate)信号RG的定时。增益调整电路106B调整CPU 13分别为获取模式和跟踪模式所设置的增益。注意，读取栅信号RG是从HDC 12输出的定时信号，并且设置再现(读取)记录在盘1上的数据的定时。
PLL控制电路106检测PLL电路105的操作状态，保存表示所检测操作状态的信息，并且将该信息提供给CPU 13。操作状态包括获取模式下的相位误差或频率误差以及跟踪模式下的相位误差或频率误差。
(数据读取操作和PLL操作)将参照图3A到3D、图4A到4C、图5A到5C以及图9描述在盘驱动器20中执行的数据读取操作和PLL电路105的基本操作。
如图9的流程图所示，CPU 13初始化对读取重试执行次数(RN)计数的计数器(步骤S1)。然后，响应从主机系统30提供的读取命令，CPU 13驱动马达驱动器IC 6以从盘1读取数据(步骤S2)。更准确地说，装备在马达驱动器IC 6中的VCM驱动器60驱动VCM 5，而VCM 5又驱动致动器4。结果，磁头2移到目标轨道(例如，轨道200)，然后从目标轨道读取数据。
CPU 13控制PLL控制电路106，而PLL控制电路106又控制PLL电路105。在如此控制的情况下，PLL电路105使读取通道开始工作。此时，HDC 12将读取栅信号RG提供给R/W通道10，从而指定开始数据读取的定时。
盘1上的轨道200包括多个数据扇区(数据区域)。如图3A所示，各数据扇区由PLL同步数据区域(PLL字节区域)300、同步字节区域301和用户数据区域302组成。记录在PLL同步数据区域300中的是具有预定频率的同步数据(表示例如2T模式，其中，T是一比特时间)。记录在同步字节区域301中的是表示用户数据区域302的起始点的同步数据。记录在用户数据区域302中的是从主机系统30传输的用户数据。
读取栅信号RG在PLL同步数据区域300中变为有效(active)时，磁头2开始从盘1上的任何数据扇区读取数据。在读取通道中，PLL电路105根据从盘1读取的信号，产生读取时钟信号CL。读取时钟信号CL提供给A/D转换器102，从而可以从读取信号再现数据。
如上所示，PLL电路105可以工作于两种模式，获取模式(AM)和跟踪模式(TM)。只要读取栅信号RG处于有效状态，PLL电路105就工作于获取模式。在获取模式下，PLL电路105将读取信号的频率和相位快速调至从均衡器103输出的数据的频率和相位。在获取模式下，PLL电路105接收具有规定频率且从PLL字节区域300读取的数据。该数据是读取数据。
当如图3所示工作于获取模式的时候，在根本没有问题的情况下，PLL电路105可以将读取数据中的相位误差和频率误差降至容许值。注意，相位误差和频率误差是在压控振荡器(VCO)中产生的。当获取模式周期结束时，PLL电路105开始如图3D所示工作于跟踪模式。在跟踪模式下，PLL电路105依照SPM 3的旋转速度工作。通常，降低其增益，从而当受到噪声等的影响时不发生故障。这意味着跟踪模式是读取信号的频率和相位慢速调至从均衡器103输出的数据的频率和相位的PLL操作模式。
当在上述数据读取操作中以正常方式再现数据时，CPU 13以正常方式停止工作(如果步骤S3为否)。HDC 12可以检测读取错误。在这种情况下，CPU 13开始读取重试以恢复读取错误(步骤S4，如果步骤S3为是)。
读取重试可以重复的次数(MAX)限定于例如256次。CPU 13判定读取重试的重复次数(RN)是否超过次数(MAX)(步骤S5)。如果读取重试的重复次数大于MAX值(如果步骤S5为是)，则CPU 13判定不能恢复读取错误，并且停止R/W通道10。在这种情况下，CPU 13通过HDC12将信号提供给主机系统30，从而向系统30通知在R/W通道10中发生读取错误。
(第一读取重试方法)假定磁头2紧靠在盘1的凸出物上，从而如图4A所示在PLL同步数据区域300中形成频率抖动部分300A。在频率抖动部分300A中，读取信号的频率在短时内发生变化。
在数据读取操作中，PLL电路105在获取模式周期(AT)内具有较大增益，如图4B所示。PLL电路105的增益根据读取信号而快速变化。如果频率抖动部分300A位于PLL同步数据区域300的中间，则在PLL电路105停止工作于获取模式(AM)之前，PLL电路105的输出数据频率可能重新获得正常值。换句话说，频率误差只有在获取模式周期(AT)的中间部分，才超过容许值。
频率抖动部分300A可以如图5A和5B所示位于获取模式周期(AT)结束的附近。在这种情况下，PLL电路105的输出数据频率在长时间内超过容许值，如图5C所示。也就是，在PLL电路105停止工作于获取模式(AM)之前，PLL电路105的输出数据频率不能重新获得正常值。因此，PLL电路105的操作模式将可能从获取模式变至跟踪模式。在跟踪模式下，PLL电路105具有较小增益，并且在电路105的输出数据重新获得正常值以前将花费很多时间。因此，不能以期望方式从同步字节区域301或用户数据区域302读取数据。这就增大产生读取错误的可能性。
因此，CPU 13改变PLL参数，以将获取模式周期(AT)延长一定的时间600，如图6A和6B所示。更具体地说，CPU 13改变由包括在PLL控制电路106中的定时调整电路106A设置的定时。
所执行的读取重试方法将频率抖动部分300A重新定位到获取模式周期(AT)的中间部分。这就增大PLL电路105的输出数据在获取模式周期(AT)结束以前重新获得正常值的可能性。换句话说，频率误差在获取模式(AM)下超过容许值的周期如图6C所示变短。因此，读取重试操作以正常方式再现数据，从而恢复在数据读取操作中所发生的错误。
(第二读取重试方法)将参照图7A到7C的时序图描述可以在本实施例中执行的第二读取重试方法。
在第二读取重试方法中，CPU 13改变PLL参数以将获取模式周期(AT)的开始定时延迟一定的时间700，如图7A和7B所示。虽然延迟其开始定时，周期(AT)如同以正常方式读取数据的情况一样长。
由于获取模式周期(AT)在长度上保持不变，因此其结束如图7A和7B所示延迟时间701。结果，频率抖动部分300A如同图6B所示的情况位于获取模式周期(AT)的中间部分。因此，频率误差超过容许值的时间缩短，如图7C所示。这就增大PLL电路105的输出数据在周期(AT)结束以前重新获得正常值的可能性。这样，读取重试操作以正常方式再现数据，从而恢复数据读取操作中所发生的错误。
为延迟获取模式(AM)操作的开始，CPU 13可以延迟将读取栅信号RG提供给HDC 12。此外，PLL控制电路106还可以具有接收读取栅信号RG作为输入的延迟电路。在这种情况下，CPU 13控制延迟电路，从而以任何所需时间延迟获取模式(AM)操作的开始。
如果频率抖动部分300A紧邻于例如同步字节区域301之前，则CPU 13比通常更早地将PLL电路105设到获取模式。因此，PLL电路105可以在频率抖动部分300A所存在的对应于PLL电路105的周期的后半部分内工作于跟踪模式。在跟踪模式下，PLL电路105将读取信号的频率和相位慢速调至从均衡器103输出的数据的频率和相位。这样，PLL频率将不大幅改变，并且读取通道可以以正常方式再现数据。
(第三读取重试方法)将参照图8A到8C的时序图描述可以在本实施例中执行的第三读取重试方法。
在第三读取重试方法中，开始和终止获取模式(AM)操作的定时和获取模式周期(AT)的长度与以正常方式读取数据的情况相同，如图8A和8B所示。在第三读取重试方法中，CPU 13改变PLL参数以降低PLL电路105在获取模式(AM)下获得的增益。
在第三读取重试方法中，PLL电路105将读取信号的频率和相位慢速调至从均衡器103输出的数据的频率和相位。因此，由于频率抖动部分300A的频率误差相对于读取信号的频率而减小(参见图8C)。这就使得以正常方式再现数据成为可能，从而恢复读取错误。
(第四读取重试方法)所有上述第一到第三读取重试方法用来尽管由于PLL同步数据区域300中的频率抖动部分300A而产生短时间频率变化，仍然以正常方式再现数据。
假定不仅记录在PLL同步数据区域300中的数据而且记录在用户数据区域302中的数据在频率方面发生变化。因而，频率变化持续时间长，并且上述读取重试方法都不能恢复读取错误。即使频率变化持续时间长，本发明的第四读取重试方法也可以恢复读取错误，这将参照图9和10进行说明。
如果读取重试重复次数(RN)不超过次数(MAX)(也就是，如果步骤S5为否)，则CPU 13在执行下一次读取重试之前参考参数表140。更准确地说，CPU 13从参数表140读取重试参数(步骤S6)。CPU 13根据从表140读取的重试参数，改变PLL电路150的PLL参数(步骤S7)，从而使读取通道重新读取数据。
如图10所示，参数表140包含作为PLL电路105的PLL参数的重试参数。重试参数由三个值定义，即，开始获取模式(AM)操作的定时(T1、T2或T3)、获取模式操作的增益(Ga1、Ga2或Ga3)以及跟踪模式(TM)操作的PLL增益(Gt1、Gt2或Gt3)。
CPU 13改变用来执行普通读取重试的重试参数。注意，普通重试参数用作读取通道用来从盘1再现数据的参数。普通重试参数包括LPF101的放大度和磁头2的位置偏移。
在本实施例中，CPU 13改变普通重试参数，从而执行第1普通读取重试到第128普通读取重试。在执行第1到第128普通读取重试的时候，PLL参数保持初始值(T1、Ga1和Gt1)。
为执行第129普通读取重试以及随后的普通读取重试，CPU 13参考参数表140，从而使PLL控制电路106如图10所示改变PLL电路105的PLL参数(步骤S7)。这样，执行第129普通读取重试以及随后的普通读取重试。
CPU 13通过使用定时T1之后的开始获取模式(AM)操作的定时T2或者定时T2之后的定时T3，改变PLL参数。CPU 13通过使用小于初始值(Ga1)的获取模式(AM)操作的增益Ga2或者小于增益Ga2的增益Ga3，改变PLL参数。此外，CPU 13通过使用大于初始值(Gt1)的跟踪模式(TM)操作的增益Gt2或者大于增益Gt2的增益Gt3，改变PLL参数。
更具体地说，在执行第129到第132读取重试的时候，CPU 13通过使用初始设置的定时T1作为开始获取模式(AM)操作的定时，改变PLL参数。在整个获取模式(AM)操作期间，CPU 13通过使用比初始增益Ga1小一阶的增益Ga2，改变PLL参数。在执行第137到第140读取重试的时候，CPU 13通过使用比初始设置的定时T1晚一阶的定时T2作为开始获取模式(AM)操作的定时，并且使用初始增益Ga1作为获取模式(AM)操作的PLL增益，改变PLL参数。在执行第193读取重试和随后读取重试的时候，CPU 13通过使用大于初始增益Gt1的增益Gt2或Gt3作为跟踪模式(TM)操作的PLL增益，改变PLL参数。
在该读取重试方法中，在执行普通读取重试(即第1到第128读取重试)之后，执行重试。因此，恢复可能导致相对长期频率变化的读取错误是可能的。具体地说，跟踪模式(TM)操作的PLL增益可以设为大于初始设置的PLL增益(Gt1)的值。因此，PLL电路105在跟踪模式操作中可以将读取信号的频率和相位快速调至从均衡器103输出的数据的频率和相位。这样，PLL频率误差得到最小化，从而增大读取重试可以恢复读取错误的概率。
在该读取重试方法中，在执行普通读取重试之后，重复伴随PLL参数改变的主读取重试。如果在盘1上的任何扇区的频率变化部分(频率抖动部分300A)频繁发生读取错误，则该方法可能不理想。在这种情况下，主读取重试是在普通读取重试之后重复。因此，主读取重试的重复次数必定多于其他情况。这就降低从盘1读取数据的效率。
因此，最好在普通读取重试之前执行改变PLL参数的主读取重试。
(第五读取重试方法)将参照图11的流程图描述可以在本实施例中执行的第五读取重试方法。
在第五读取重试方法中，CPU 13判定首先应执行普通读取重试和主读取重试中的哪一个。
当以正常方式再现数据时，CPU 13对此进行判定(如果步骤S12为否)，并且停止读取通道。如果CPU 13判定未以正常方式再现数据(如果步骤S12为是)，则CPU 13在开始读取重试之前通过PLL控制电路106确定PLL电路105的操作状态，并且区分重试参数(步骤S13)。
更准确地说，CPU 13获取有关PLL误差的数据，其中，PLL误差是获取模式(AM)操作期间在PLL电路105中所产生的，并且包括频率误差和相位误差。根据该数据，CPU 13判定是否发生数据获取错误(步骤S14)。如果步骤S14为是，则CPU 13改变开始获取模式(AM)操作的定时和获取模式(AM)操作的PL增益，从而执行读取重试(步骤S17)。
在本实施例中，PLL控制电路106检测PLL电路105的操作状态，保存表示操作状态的数据，并且将该数据提供给CPU 13。该数据包含两个数据项。第一数据项表示在获取模式操作中所产生的相位误差或频率误差。第二数据项表示在跟踪模式操作中所产生的相位误差或频率误差。
CPU 13获取有关跟踪模式操作期间在PLL电路105中所产生的PLL误差(即频率误差和相位误差)的数据。CPU 13判定PLL误差是否超过预定值(步骤S15)。如果步骤S15为是，则CPU 13改变跟踪模式操作的PLL增益，从而执行读取重试(步骤S18)。
如果步骤S15为否，也就是，如果PLL误差不超过预定值，则CPU 13执行普通读取重试(步骤S16)。在普通读取重试中，CPU 13改变不同于PLL参数的参数。
在第五读取重试方法中，CPU 13在执行读取重试之前确定读取错误的原因。根据读取错误的原因，CPU 13可以选择和执行最可能恢复读取错误的读取重试。也就是，如果读取错误不是由于任何PLL相关错误原因(例如，频率抖动部分300A)而产生的，则CPU 13首先执行普通读取重试。如果可以推断读取错误是由于PLL相关原因而产生的，则CPU 13首先执行主读取重试，从而改变PLL参数。因此，增大首先执行恢复读取错误的读取重试的可能性。这就可以通过执行成功的读取重试来缩短恢复读取错误所需的时间。
(实施例变型)下面将描述在实施例变型中采用的读取重试方法。
频率变化部分(例如，频率抖动部分300A)不总是位于凸出物从盘1突出的位置。在位于没有凸出物从盘1突出的位置的频率变化部分中，如果写入，数据可以以正常方式来记录。本实施例的变型基于这一事实。将参照图12的流程图描述如何在该变型中执行读取重试。
首先，磁头2从盘1读取数据(步骤S21)。CPU 13判定是否发生读取错误(步骤S22)。如果否，则终止数据读取操作。如果是，也就是，如果发生读取错误，则CPU 13执行读取重试以恢复读取错误(步骤S23)。
下一步，CPU 13判定是否还存在读取错误(步骤S24)。如果是，则CPU 13重复读取重试，并且判定读取重试是否已重复预定次数(步骤S25)。如果步骤S25为否，则操作返回到步骤S23。在这种情况下，重复步骤S23、S24和S25，直到重复读取重试预定次数为止。如果步骤S25为是，则不再执行读取重试。
如果步骤S24为否，也就是，如果读取错误不再存在(或者读取错误已得到恢复)，则CPU 13将数据重新写入在从中读取数据的数据扇区中(步骤S26)。此外，CPU 13执行验证过程来读取和验证已重写在数据扇区中的数据(步骤S27)。然后，CPU 13判定在步骤S27是否发生错误(步骤S28)。如果是，则CPU 13执行扇区重新分配过程，从而用另一数据扇区替代该数据扇区(步骤S29)。
如上所述，如果在该读取重试方法中读取重试成功恢复读取错误，则在数据扇区中重新写入数据。因此可以消除频率变化部分(例如，频率抖动部分300A)。这就防止当从该数据扇区读取数据时发生读取错误。因此，执行读取重试的需要降低。
CPU 13只有在数据扇区几乎不能恢复读取错误时，才执行扇区重新分配过程。这就最终减小需要用来替代几乎不能恢复读取错误的数据扇区的数据扇区数。注意，读取重试包括在上述验证过程中执行的数据读取步骤。
如上详细所述，本发明的实施例和实施例变型可以提供具有恢复当磁头接触盘时在记录数据的频率抖动部分所产生的读取错误的功能的盘驱动器。
本发明在应用于接触型盘驱动器时特别有效，在这种盘驱动器中，当磁头接触盘以将数据写入在数据区域中时，PLL同步数据可能具有频率抖动部分。本发明在应用于磁头浮动型盘驱动器时也有效。这是因为即使在磁头浮动型盘驱动器中磁头在某些情况下也可能接触盘。本发明的读取重试方法可以在接触型盘驱动器和磁头浮动型盘驱动器中高效恢复由于数据的频率抖动部分而产生的读取错误。
另外的优点和修改对于本领域的技术人员而言是显而易见的。因此，本发明在其更广方面不限于在此所述的特定细节和代表性实施例。因此，可以在不脱离由所附权利要求及其等价物限定的一般发明概念的精神或范围的情况下进行各种修改。
权利要求
1.一种盘驱动器，其特征在于包括磁头(2)，从在盘形记录介质(1)上提供的任意数据区域读取数据信号；锁相回路单元(105)，产生读取时钟信号；读取通道(10)，与由锁相回路单元产生的读取时钟信号保持同步，根据磁头从盘形记录介质读取的任何数据信号再现数据；以及控制器(13)，当由读取通道记录的数据包含错误时，改变锁相回路单元的PLL参数，其中，所述PLL参数与由于错误而存在于记录在数据区域内的PLL同步数据中的频率抖动部分相关，并且根据所改变的PLL参数执行读取重试，从而使读取通道重新读取数据。
2.如权利要求1所述的盘驱动器，其特征在于，控制器(13)改变锁相回路单元(105)的多个操作参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个作为PLL参数。
3.如权利要求1所述的盘驱动器，其特征在于，控制器(13)改变从锁相回路单元(105)的多个操作参数中所选的获取模式的定时和获取模式的增益，并且改变这些参数的组合作为PLL参数来执行读取重试。
4.如权利要求1所述的盘驱动器，其特征在于，控制器(13)改变锁相回路单元(105)的PLL参数，以将获取模式的增益设为低于通常所施加值的值。
5.如权利要求1所述的盘驱动器，其特征在于，控制器(13)包括如下部件改变锁相回路单元(105)的多个操作参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个作为PLL参数的部件；改变获取模式的定时和增益组合作为PLL参数，以执行读取重试的部件；以及当读取重试不能恢复错误时，将获取模式的定时和增益变回到正常值并且改变跟踪模式的增益以执行读取重试的部件。
6.如权利要求1所述的盘驱动器，其特征在于，控制器(13)包括如下部件改变锁相回路单元(105)的多个操作参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个作为PLL参数的部件；改变跟踪模式的增益作为PLL参数，以执行读取重试的部件；以及当读取重试不能恢复错误时，将跟踪模式的增益变回到正常值并且改变获取模式的定时和增益组合以执行读取重试的部件。
7.如权利要求1所述的盘驱动器，其特征在于，控制器(13)改变锁相回路单元(105)的PLL参数，以将获取模式的增益设为低于通常所施加值的值，并且将跟踪模式的增益设为高于通常所施加值的值。
8.如权利要求1所述的盘驱动器，其特征在于，控制器(13)改变与PLL参数不同的读取通道的操作参数，以执行普通读取重试，然后当普通读取重试不能恢复错误时，改变锁相回路单元的多个操作参数中的任一个来执行读取重试。
9.如权利要求1所述的盘驱动器，其特征在于，控制器(13)在第一步骤改变PLL参数中的任一个来执行读取重试，并且当第一步骤读取重试不能恢复错误时，改变与PLL参数不同的读取通道的操作参数，以重新执行普通读取重试。
10.一种盘驱动器，其特征在于包括磁头(2)，从在盘形记录介质(1)上提供的任意数据区域读取数据信号；锁相回路单元(105)，产生读取时钟信号，并且具有多个PLL参数；读取通道(10)，与由锁相回路单元产生的读取时钟信号保持同步，根据磁头所读取的任何数据信号再现数据；PLL控制单元(106)，改变锁相回路单元(105)的多个PLL参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个；检测单元，检测锁相回路单元的操作状态；以及控制器(13)，当检测单元检测到锁相回路单元由于由读取通道再现的数据中的误差而在异常状态下工作时，改变PLL参数中的任一个，并且根据所改变的PLL参数，使读取通道重新读取数据。
11.如权利要求10所述的盘驱动器，其特征在于，当锁相回路单元(105)在正常状态下工作时，控制器(13)根据与多个PLL参数不同的读取通道操作参数，使读取通道执行普通读取重试。
12.如权利要求10所述的盘驱动器，其特征在于，检测单元(106)获取有关在获取模式或跟踪模式下所产生的相位误差或频率误差的信息作为表示锁相回路单元(105)的操作状态的数据。
13.如权利要求12所述的盘驱动器，其特征在于，当在获取模式或跟踪模式下所产生的相位误差或频率误差超过容许值时，控制器(13)使读取通道根据从检测单元(106)获得的信息执行读取重试。
14.一种盘驱动器，其特征在于包括磁头(2)，从在盘形记录介质(1)上提供的任意数据区域读取数据信号；读取通道(10)，根据磁头所读取的任何数据信号再现数据；控制器(13)，当由读取通道再现的数据发生错误时，使读取通道执行读取重试，并且当错误通过读取重试得到恢复时，使磁头在数据区域内写入磁头所读取的相同数据。
15.如权利要求14所述的盘驱动器，其特征在于还包括验证单元(12)，在磁头在控制器(13)的控制之下写入数据之后，对数据进行读取和验证。
16.如权利要求15所述的盘驱动器，其特征在于还包括单元(13)，当验证单元(12)在数据中检测到错误时，使磁头将数据写入与读取通道从中读取数据的数据区域不同的数据区域。
17.一种通过使用盘驱动器中的磁头来从盘介质再现数据的读取通道，其特征在于包括锁相回路单元(105)，具有多个PLL参数，并且产生从盘介质再现数据所需的读取时钟信号；PLL控制单元(106)，设置或改变PLL参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个；单元(106)，将有关锁相回路单元(105)的操作状态的信息传输到外部设备，所述信息表示在获取模式或跟踪模式下所产生的相位误差或频率误差。
18.一种与由盘驱动器中的锁相回路单元产生的读取时钟信号保持同步通过使用磁头来从盘介质再现数据的方法，所述方法的特征在于包括当读取错误是在磁头从盘介质再现数据的时候所产生的时，执行普通读取重试(S2)；以及当普通读取重试不能恢复读取错误时，通过改变锁相回路单元的多个PLL参数包括获取模式的定时、获取模式的增益和跟踪模式的增益中的任一个，执行读取重试(S7)。
19.如权利要求18所述的方法，其特征在于还包括当读取错误是在磁头从盘介质再现数据的时候所产生的时，检测锁相回路单元的操作状态；以及当锁相回路单元的操作状态超过容许值时，通过改变PLL参数中的任一个，执行读取重试(S17，S18)。
20.如权利要求18所述的方法，其特征在于还包括当读取重试恢复错误时，将数据写入盘介质的数据区域(S26)，所述数据是磁头从数据区域读取的相同数据。
全文摘要
在此公开一种盘驱动器(20)，执行读取重试以恢复由于盘介质(1)上的任何数据区域的频率变化部分而产生的读取错误。盘驱动器(20)包括读取通道(10)、CPU(13)、锁相回路单元(105)以及PLL控制电路(106)。读取通道(10)与由锁相回路单元(105)产生的读取时钟信号保持同步，从盘介质(1)再现数据。当读取错误是在读写通道(10)从盘介质(1)的数据区域读取数据的时候所产生的时，CPU(13)使PLL控制电路(106)改变锁相回路单元(105)的PLL参数，从而执行读取重试。
文档编号G11B5/00GK1479274SQ0315452
公开日2004年3月3日 申请日期2003年8月15日 优先权日2002年8月28日
发明者長船貢治, 船 治 申请人:株式会社东芝