专利名称：包括扩展存储单元的铁电存储器件的制作方法
技术领域：
本发明涉及一种铁电存储器件，更加具体地说，本发明涉及一种包括扩展存储单元以存储附加信息如器件信息的铁电存储器件。
背景技术：
一般情况下，铁电随机存取存储器(下面称之为FRAM)作为下一代的存储器件具有相当大的魅力，因为其数据处理速度和动态随机存取存储器(DRAM)一样快，而且即使电源断开后也能转换数据。
铁电随机存取存储器包括与动态随机存储器类似的电容器，但这种电容器具有铁电物质，可以利用铁电物质的高剩余极化强度的特性，即使撤除加到铁电物质上的电场，铁电物质中的数据电平也不会降低。
图1是说明普遍的铁电物质的磁滞回路的特性曲线。如图1所示，即使在撤除电场后，由于存在剩余的(或自发的)极化强度，由电场引发的极化不会消失，要保特一定的强度(图1中的“d”或“a”状态)。这个“d”或“a”状态可以分配给二进制值“1”或“0”，用作存储单元。
图2是说明铁电随机存取存储器的单位单元(unit cell)的结构图。如图2所示，传统的铁电随机存取存储器的单位单元设有安排在一个方向的位线BL和安排在垂直于字线BL的另一个方向的字线WL。平行于字线并隔开预定间隔安排板线PL。这个单位单元还设有晶体管T1和铁电电容器FC1，晶体管T1的栅极连接到附近的字线WL，其源极连接到附近的位线BL，铁电电容器的两个端中的第一端连接到晶体管T1的漏极，这两个端中的第二端连接到板线PL。
图3a是说明传统的铁电随机存取存储器的写入模式的定时图。
如图3a所示，当从外部加入的芯片允许操作信号CEBpad从高电平过渡到低电平、同时写入允许操作信号WEBpad也从高电平过渡到低电平时，允许这个阵列操作，以开始写入模式。在此之后，当在写入模式解码了地址的时候，加到对应的字线上的脉冲就从低电平过渡到高电平，借此选中了这个单元。
为了在所选的单元中写入二进制逻辑值1，向位线BL加一高电平信号，同时向板线PL加一低电平信号。为了在所选的单元中写入二进制逻辑值0，向位线BL加一低电平信号，同时向板线PL加一高电平信号。
图3b是说明传统的铁电随机存取存储器的读出模式的定时图。参见图3b，当从外部加入的芯片允许操作信号CEBpad从高电平过渡到低电平时，在选择所需的字线之前，通过均衡信号将所有的位线都均衡成低电平。
在每个位线释放之后，解码地址，使得在所需的字线上的信号从低电平过渡到高电平，借此选择了对应的单位单元。向所选的单元的板线上加一高电平信号，以取消与存储在铁电随机存取存储器中的逻辑值1对应的数据Qs。如果在铁电随机存取存储器中存储的是逻辑值0，将不破坏对应的数据Qns。
按照上述的磁滞回路特性，破坏的和未破坏的数据分别输出不同的值。结果，读出放大器将要输出逻辑值1或0，换言之，如图1的磁滞回路所示，当数据受到破坏时，这个状态从d移动到f；当数据未受到破坏时，这个状态从a移动到f。
结果，由允许操作的读出放大器放大的受到破坏的数据输出逻辑值1，而由这个读出放大器放大的未受到破坏的数据则输出逻辑值0。在读出放大器放大了数据以后，原始数据受到了破坏。因此，当高电平信号加到所需的字线上的时候，禁止板线从高电平到低电平的操作，由此可以恢复原始数据。
传统的铁电随机存取存储器在存储器件中不包括用于存储信息如器件ID、厂家代码、安全代码之类的扩展存储单元。结果，在存储器的外部需要附加的存储单元，以存储附加信息。
在使用传统的铁电随机存取存储器的系统中，要安装误差校正电路(ECC)来修理处在存储器的外部系统中的存储器件的失效单元。因此，系统对这些失效单元要进行误差校正操作，从而使操作性能变差。
发明内容
因此，本发明的一个目的是提供一种其中包括扩展存储单元的铁电存储器件。在一个实施例中，所构成的扩展存储单元具有与主单元阵列块相同的结构，只对特定的功能需要附加的控制电路，芯片的布图区不会增加太多。
在一个实施例中，铁电存储器件中包括ECC(误差校正电路)控制器。ECC控制器与扩展存储单元协同动作对失效单元进行修复操作。
在一个实施例中，提供一种包括扩展存储单元的铁电存储器件，包括单元阵列块、数据总线单元、输入/输出电路单元、扩展存储单元、和扩展存储控制器。单元阵列块包括主位线和多个子位线。主位线连接在主位线提升控制器和列选择控制器之间，每个子位线连接到主位线和多个单位单元。数据总线单元连接到列选择控制器。输入/输出电路单元包括连接到数据总线单元的读出放大器阵列。扩展存储单元共享包括在单元阵列块中的主位线，并且包括多个单元块。扩展存储控制器响应外部控制信号对扩展存储单元进行控制。
图1是说明普通铁电物质的磁滞回路的特性曲线；图2是说明传统的铁电随机存取存储器单元的结构图；图3a和3b是说明传统的铁电随机存取存储器单元的读出和写入操作的定时图；图4是表示按照本发明的实施例的包括扩展存储单元的铁电存储器件的方框图；图5是表示图4的主位线提升控制器的电路图；图6是表示图4的列选择控制器的电路图；图7a和7b是表示图4的单元阵列块的子单元块的电路图；图8a和8b是表示图7a的子单元块的读出/写入操作的定时图；图9是表示图4的扩展存储单元的第一例的方框图；图10a和10b是表示图9的扩展存储单元的电路图；图11是表示图4的扩展存储单元的第二例的方框图；图12a和12b是表示图11的扩展存储单元的电路图；图13是表示图4的扩展存储单元的第三例的方框图；图14a和14b是表示图13的扩展存储单元的电路图；图15是表示图4的扩展存储单元的第四例的方框图；图16a和16b是表示图15的扩展存储单元的电路图；图17是表示包括冗余单元区和扩展单元区的扩展存储单元的结构的方框图；图18是表示用于控制扩展存储单元的寄存器的方框图；图19是表示图18的寄存器的电路图；图20a是表示图19的寄存器的写入操作的定时图；图20b是表示图19的寄存器的读出操作的定时图；图21是表示按照本发明的另一个实施例的包括扩展存储单元的铁电存储器件的方框图；
图22是表示ECC控制器和外部系统的操作的方框图；图23是表示图22的存储芯片区的结构的方框图；图24是表示图21的ECC控制器的功能的方框图。
具体实施例方式
下面参照附图详细描述本发明。
图4是表示按照本发明的一个实施例的包括扩展存储单元的铁电存储器件的方框图。
在一个实施例中，铁电存储器件包括单元区1、数据总线单元40、输入/输出控制区2、和扩展存储控制器200。
单元区1包括主位线提升控制器20、单元阵列块10、扩展存储单元100、和列选择控制器30。铁电存储器件具有位线结构，位线结构包括主位线和多个子位线。每个子位线连接到主位线和多个单位单元。每个子位线经过开关连接到主位线。当访问特定的单元的时候，只有包括对应的单元的子位线连接到主位线。主位线提升控制器10将主位线提升到正电压。单元阵列块10包括多个子单元块。所构成的扩展存储单元100具有与子单元块相同的结构。列选择控制器30连接到主位线和数据总线单元40中的数据总线。
输入/输出控制区2包括公共读出放大器阵列50、读出/写入控制器60、和数据输入/输出缓冲器70。在读出模式，将存储在单元阵列块10中的数据经读出放大器阵列50输出到数据输入/输出缓冲器70内。读出放大器阵列50放大读出的数据，并将该数据存储在同一个单元内，以恢复在读出模式经受破坏的单元数据。在写入模式，读出放大器阵列50放大从外部输入的数据并将放大的数据提供给单元。
图5是表示图4的主位线提升控制器20的电路图。在预充电模式，主位线提升控制器20响应控制信号MBPUC提升主位线的电位到Vpp(Vcc)。
图6是表示图4的列选择控制器30的电路图。在读出/写入模式，列选择控制器30响应控制信号CSN和CSP把数据总线连接到主位线。
图7a和7b表示图4的单元阵列块10的子单元块的电路图。按照板线PL<n>的安排，将子单元块的结构分为两种类型。一种类型是开放型位线结构，其中的板线PL<n>安非在每个单元中(见图7a)。另一种类型是折叠型位线结构，其中的板线PL<n>安排在每两个单元中(见图7b)。
当两种类型具有相同的单元数时，开放型位线结构的主位线MBL对应于折叠型位线结构的两个主位线MBL。换言之，图7b的整个结构对应于图7a的一半结构(见元件的符号)。由于两种类型的操作的原理是通用的，所以只根据开放型位线结构来说明其操作。
子单元块包括子位线SBL和NMOS晶体管N1-N5。子位线SBL公共连接到多个存储单元。每个存储单元都连接到字线WL<n>和板线PL<n>。用于调节电流的NMOS晶体管N1的栅极连接到子位线SBL的第一端，其漏极连接到主位线MBL。NMOS晶体管N2的栅极连接到控制信号MBSW，其漏极连接到NMOS晶体管N1的源极，其源极接地。NMOS晶体管N3的栅极连接到控制信号SBPD，其漏极连接到子位线SBL的第二端，其源极接地。NMOS晶体管N4的栅极连接到控制信号SBSW2，其源极连接到子位线SBW的第二端，其漏极连接到控制信号SBPU。 NMOS晶体管N5的栅极连接到控制信号SBSW1，其漏极连接到主位线MBL，其源极连接到子位线SBL的第二端。
主位线MBL连接到多个子位线SBL。当访问单元的时候，连接到对应的单元连接的子位线SBL就连接到主位线MBL。因此，将主位线的驱动负荷减小到子位线SBL的驱动负荷。这里，子位线SBL通过控制信号SBSW1连接到主位线MBL。
当控制信号SBPD被激活时，下拉NMOS晶体管N3将子位线SBL的电位调节到地电平。
控制信号SBPU对电源电压进行调节，以便将其提供给子位线SBL。当需要大电压时，提供高于Vcc电压的电压。
控制信号SBSW1控制在子位线SBL和主位线MBL之间的信号流。控制信号SBSW2控制在控制信号SBSW1和子位线SBLL之间的信号流。子位线SBL连接到多个单位单元。
连接到NMOS晶体管N1的栅极的子位线SBL控制主位线MBL的读出电压。
图8a是表示图7a的子单元块的写入操作的定时图。
如果输入地址并激活写入启动信号(t1)，则激活字线WL和板线PL。在单元中存储的电荷移动到这个位线，并且检测这个单元的数据电平(t2，t3)。
主位线经电阻性晶体管(未示出)连接到正电源。如果这个单元的数据是高电平，则子位线SBL也变为高电平。由于流入NMOS晶体管N1中的电流变得较大，所以电阻性晶体管(未示出)的电压很大。结果，主位线的电压变得低于基准电平。另一方面，如果这个单元的数据是低电平，则子位线SBL也变为低电平。由于流入NMOS晶体管N1中的电流变得较小，所以电阻性晶体管(未示出)的电压降也变小。结果，主位线的电压变得高于基准电平。以此方式可以检测在单元中存储的数据。
在时间间隔t4，准备进行自举操作。如果控制信号SBSW2变为高电平，而控制信号SBPU保持在低电平，则电荷在NMOS晶体管N1的栅极和源极或漏极之间的寄生电容器中充电。在时间间隔t5，如果控制信号SBPU是高电平，则通过由寄生电容器中的电荷产生的电位差自举抬高控制信号SBSW2、子位线SBL、和字线WL的电位。在时间间隔t5，因为子位线SBL是高电平并且板线PL是低电平，所以数据1自动地存储在单元内。
如果通过输入/输出缓冲器输出到主位线MBL的数据是0，则激活控制信号SBSW1，并且使控制信号SBSW2失效。然后，如果板线PL为高电平，则子位线SBL为低电平。随着存储在单元中的电荷移动到子位线SBL，将数据0写入到单元中(t6)。另一方面，当输出到主位线MBL的数据是1，板线PL和子位线SBL的电压都是高电平。结果，保持在时间间隔t5存储的数据1。
图8b是表示图7a的子单元块的读出操作的定时图。
在时间间隔t2和t3，检测写入单元的信号的电平。在时间间隔t5，写入数据1。在时间间隔t6，恢复数据0。
在时间间隔t2-t4的操作与图8a中的这些操作相同。在读出操作后，需要进行恢复操作，以恢复在读出操作中单元内受到破坏的数据。在时间间隔t5和t6，进行恢复操作。在时间间隔t5，恢复数据1，而不管初始存储的值是什么。在时间间隔t6，恢复数据0。这里省去了对恢复操作的详细描述，因为其与写入操作等同。
图9是表示图4的扩展存储单元100的第一例的方框图。在这个第一例中，构成的扩展存储单元100具有与图7a、7b的子单元块21相同的结构，并且使用整个单位单元作为存储区。
图10a和10b是表示图9的扩展存储单元100的电路图。当将子单元块21配置成开放型位线结构，扩展存储单元100也要配置成开放型位线结构(见图10a)。当将子单元块21配置成折叠型位线结构，扩展存储单元100也要配置成折叠型位线结构(见图10b)。扩展存储单元100可以包括多个如图10a和10b所示的单元块。
图11是表示图4的扩展存储单元100的第二例的方框图。在这个第二例中，构成的扩展存储单元100具有与子单元块21相同的结构。扩展单元区110中的单位单元数小于子单元块21中的单位单元数。扩展存储单元100连接到伪电容器(dummycapacitor)120，用于补偿由单位单元数目差引起的电容差，从而具有与子单元块21相同的驱动特性。
图12a和12b是表示图11的扩展存储单元100的电路图。当将子单元块21配置成开放型位线结构，扩展存储单元100也要配置成开放型位线结构(见图12a)。当将子单元块21配置成折叠型位线结构时，扩展存储单元100也要配置成折叠型位线结构(见图12b)。
图13是表示图4的扩展存储单元100的第三例的方框图。在这个第三例中，扩展存储单元100包括扩展单元区110和冗余单元区130。
图14a和14b是表示图13的扩展存储单元100的电路图。当将子单元块21配置成开放型位线结构时，扩展存储单元100也要配置成开放型位线结构(见图14a)。当将子单元块21配置成折叠型位线结构，扩展存储单元100也要配置成折叠型位线结构(见图14b)。
图15是表示图4的扩展存储单元100的第四例的方框图。扩展存储单元100包括的单位单元数小于子单元块21中的单位单元数。某些单位单元分配给冗余单元区130，其它的单位单元分配给扩展单元区110。单元块100包括伪电容器120，用于补偿由单位单元数目差引起的电容差。
图16a和16b是表示图15的扩展存储单元100的电路图。当将子单元块21配置成开放型位线结构，扩展存储单元100也要配置成开放型位线结构(见图16a)。当将子单元块21配置成折叠型位线结构，扩展存储单元100也要配置成折叠型位线结构(见图16b)。
图17是表示扩展存储单元100的结构的方框图，扩展存储单元100包括冗余单元区130和扩展单元区110。图17的结构应用到图13-16的第三和第四例。下面，参照附图14a说明图17的结构。
参照附图14a，在冗余单元区130和扩展单元区110中存在一些单位单元。当访问冗余单元区130或扩展单元区110的时候，根据图14a的控制信号MBSW、SBPD、SBPU、SBSW2、和SBSW1的控制操作都是共同的。然而，在对应的区中，每个板线和每个字线的控制操作是分开单独进行的。
当访问冗余单元区130时，冗余控制器3激活控制信号RED_EN。当访问扩展单元区110时，扩展存储控制器20激活控制信号EXT_EN。当控制信号RED_EN被激活时，冗余控制器4操作，控制冗余单元区130。当控制信号EXT_EN被激活时，扩展存储解码器310操作，控制扩展单元区110。当控制信号RED_EN或控制信号EXT_EN被激活时，子位线控制器5操作，控制子位线控制开关140。子位线控制开关140控制图14a的控制信号MBSW、SBPD、SBPU、SBSW2、和SBSW1。
图18是表示用于控制扩展存储器200的寄存器500的方框图。
在一个实施例中，铁电存储器件还包括程序命令解码器300、寄存器控制器400、寄存器500、加电电路600、和控制缓冲器块700。
包括铁电电容器在内的寄存器500能在断开电源时保持外部输入的数据。
程序命令解码器300对外部命令信号进行解码以便绐寄存器编程。寄存器控制器400在程序命令解码器300的输出信号被激活时在寄存器500内存储预定的数据。当存储器件实际上加到系统上时，如果系统电源接通，则寄存器控制器400由加电电路600控制。如果从加电电路400产生的复位信号RESET被激活，则寄存器控制器400读出存储在寄存器中的数据。对寄存器500进行编程，以控制控制信号ACTIVE。
将从外部控制盘输出的外部控制信号以及从寄存器500输出的控制信号ACTIVE输入到控制缓冲器块700内。在一个实施例中，当控制信号ACTIVE被激活有效时，控制缓冲器块700响应外部控制信号控制扩展存储解码器200。如果控制信号ACTIVE退激无效，则不访问扩展存储单元100，尽管信号已经输入到外部控制盘内。
在另一个实施例中，可以使用多个寄存器，控制信号ACTIVE包括多个位。如果从外部控制盘输入的外部控制信号与控制信号ACTIVE符合，控制缓冲器块700对外部控制信号进行解码，并将对应于外部控制信号的控制信号输出到扩展存储控制单元200内。然而，当这个外部控制信号与这个代码不符合时，扩展存储控制器200无效，不对扩展存储单元100进行控制。
图19是表示图18的寄存器500的电路图。寄存器500包括第一放大器510、输入单元520、存储单元530、和第二放大器540。
第一放大器510包括PMOS晶体管P1、P2、P3。PMOS晶体管P1的栅极接收笫一控制信号ENP，其源极连接到正电源。PMOS晶体管P2的栅极连接到第一节点，其源极连接到PMOS晶体管P1的漏极，其漏极连接到第二节点。PMOS晶体管P3的栅极连接到第二节点，其源极连接到PMOS晶体管P1的漏极，其漏极连接到第一节点。
第二放大器540包括NMOS晶体管N3、N4、N5。NMOS晶体管N3的栅极连接到第一节点，其漏极连接到第一节点。NMOS晶体管N4的栅极连接到第二节点，其漏极连接到第二节点。NMOS晶体管N5的栅极接收第二控制信号ENN，其漏极连接到NMOS晶体管N3和N4的公共源极，其源极接地。
输入单元520包括PMOS晶体管P4和P5，以及NMOS晶体管N1、N2、N3。PMOS晶体管P4的栅极接收数据信号SET/RESET和第三控制信号ENW的“与非”操作的结果，其源极连接到正电源，其漏极连接到第二节点。NMOS晶体管N1的栅极接收数据信号SET/RESET和第三控制信号ENW的“与”操作结果，其源极接地，其漏极连接到第一节点。NMOS晶体管N2的栅极接收将数据信号SET/RESET反相获得的信号和第三控制信号ENW的“与”操作结果，其源极接地，其漏极连接到第二节点。PMOS晶体管P5的栅极接收将数据信号SET/RESET反相获得的信号和第三控制信号ENW的“与非”操作的结果，其源极连接到正电源，其漏极连接到第一节点。
存储单元530包括铁电电容器FC1、FC2、FC3、FC4。铁电电容器FC1连接在第四控制信号CPL和第一节点之间。铁电电容器FC2连接在第四控制信号CPL和第二节点之间。铁电电容器FC3连接在第一节点和地之间。铁电电容器FC4连接在第二节点和地之间。
当控制信号ENP是低电平并且控制信号ENN是高电平，第一放大器510和第二放大器540将第一节点和第二节点固定有Vcc和Vss(反之亦然)，视第一节点和第二节点之间的电压差决定。当控制信号ENP是高电平并且控制信号ENN是低电平，寄存器500从电源上切断。
当控制信号ENW是高电平并且数据信号SET/RESET是高电平，输入单元520将第一节点设置为低电平，并将第二节点设置为高电平。当数据信号SET/RESET是低电平，输入单元520将第一节点设置为高电平，并将第二节点设置为低电平。当控制信号ENW是低电平时，第一节点和第二节点都从数据信号SET/RESET上切断。
存储单元530通过调节控制信号CPL在铁电电容器FC1、FC2、FC3、FC4中存储输出到第一节点和第二节点的数据。
从第二节点输出输出信号ACTIVE。
图20a是表示图19的寄存器500的写入操作的定时图。
在时间间隔t2，如果程序循环开始，则要激活寄存器控制信号。然后，激活控制信号ENW，并将输出到第一和第二节点。如果控制信号CPL变为高电平，则将信号存储在铁电电容器FC1、FC2、FC3、FC4内，视第一节点和第二节点的电压而定。例如，如果第一节点是低电平并且第二节点是高电平，则数据的电荷存储在铁电电容器FC1和FC4内。
在时间间隔t3，如果控制信号ENW变为低电平，则数据信号SET/RESET从第一节点和第二节点上分离。第一节点和第二节点之间的电压差由第一放大器510和第二放大器540放大。
在时间间隔t4，如果控制信号CPL变为低电平，则电荷在铁电电容器FC1-FC4之间重新分配。这里，第二节点的电压大于第一节点的电压。即使断开电源，铁电电容器FC1-FC4也能保持电荷。
图20b是表示图19的寄存器500的读出操作的定时图。
在时间间隔t1，如果电源达到稳定电平，产生复位信号RESET。当控制信号CPL响应复位信号RESET变为低电平时，在第一节点和第二节点之间通过存储在铁电电容器F1-FC4中的电荷产生电压差。这里，第二节点的电压大于第一节点的电压。
在时间间隔t2，当控制信号ENN变为高电平并且控制信号ENP变为低电平，则激活第一放大器510和第二放大器540以放大第一节点和第二节点的电压。这里，第一节点固定在低电平，第二节点固定在高电平。
在时间间隔t3，如果控制信号CPL变为低电平，则恢复存储在铁电电容器FC1-FC4中的原始数据。
图21是表示按照本发明的另一个实施例的包括扩展存储单元的铁电存储器件的方框图。在这个实施例中，铁电存储器件还包括ECC控制器800。
当在加到系统内的存储器件中发生了失效单元的时候，ECC控制器800要控制扩展存储控制器200写入有关这个失效单元和在扩展存储单元100中的冗余单元的信息。结果，扩展存储单元100被用来实行对失效单元进行修复操作。
在冗余单元区130中进行的冗余操作将要代替这个失效单元，这个失效单元是输入对应于这个失效单元的地址时利用冗余单元区130中的备用单元进行的存储器件试验期间识别出来的。需要附加的修复装置对失效单元进行修复操作，这个失效单元是在将存储器件加到系统上时识别出来的。附加的修复装置就是ECC控制器800。ECC控制器800设置在存储器件中，并且与扩展存储控制器200的扩展存储单元100协同动作进行失效单元的修复。
图22是表示图21的ECC控制器800的操作的方框图。ECC控制器800从系统接收到控制信号ECC_ACT。系统控制器测试存储器件，以检测单元阵列的状态。如果发现失效单元，存储这个失效单元的地址。当访问这个失效单元时，激活控制信号ECC_ACT。如果激活控制信号ECC_ACT，则激活ECC控制器。结果，允许访问扩展存储单元100的对应的单元，而不访问这个失效单元。
图23是表示图21的扩展存储单元100的结构的方框图。
扩展存储单元100包括第一扩展存储单元101和第二扩展存储单元102。第二扩展存储单元102包括用于修复失效单元的备用单元。第一扩展存储单元101包括用于存储失效单元和备用单元的地址的单元。
图24是表示图21的ECC控制器800在修复失效单元时的操作的方框图。如果激活控制信号ECC_ACT，则ECC控制器800获得参照第一扩展存储单元101得到的与输入的失效单元对应的备用单元的地址。然后，ECC控制器800使包括失效单元在内的单元阵列块10退激无效，并且激活包括备用单元在内的第二扩展存储单元102。
按照本发明的一个实施例，可以将附加信息如硬件信息、安全信息写入包括在存储器件中的扩展存储单元内。扩展存储单元可以共享大多数控制电路，因为其具有与正常的单元阵列相同的结构。因此，可以在不过多地增加芯片尺寸的条件下增加扩展存储单元。
此外，由于设置在存储器件内的ECC控制器与扩展存储单元紧密相连，所以通过冗余操作可以修复在操作期间识别的失效单元。
权利要求
1.一种包括扩展存储单元的铁电存储器件，包括单元阵列块，包括主位线和多个子位线，主位线连接在主位线提升控制器和列选择控制器之间，每个子位线连接到主位线和单位单元；数据总线单元，其连接到列选择控制器；输入/输出电路单元，包括连接到数据总线单元的读出放大器阵列；扩展存储单元，共享包括在单元阵列块中的主位线，并且包括多个单元块；以及扩展存储控制器，响应外部控制信号对扩展存储单元进行控制。
2.如权利要求1所述的器件，其中，主位线提升控制器是PMOS晶体管，其栅极接收控制信号，其源极连接到正电源，其漏极连接到主位线。
3.如权利要求1所述的器件，其中，列选择控制器是开关晶体管，其栅极接收控制信号，其一端连接到主位线，其另一端连接到数据总线线。
4.如权利要求1所述的器件，其中，单元阵列块包括多个子单元块，这些子单元块分别与多个子位线相对应，每个子单元块包括第一NMOS晶体管，其栅极连接到子位线的第一端，其漏极连接到主位线；第二NMOS晶体管，其栅极连接到第三控制信号，其漏极连接到第一NMOS晶体管的源极，其源极接地；第三NMOS晶体管，其栅极连接到第四控制信号，其漏极连接到子位线的第二端，其源极接地；第四NMOS晶体管，其栅极连接到第五控制信号，其源极连接到子位线的第二端，其漏极连接到第六控制信号；第五NMOS晶体管，其栅极连接到第七控制信号，其漏极连接到主位线，其源极连接到子位线的第二端。
5.如权利要求4所述的器件，其中，在扩展存储单元中包括的单元块具有与子单元块相同的结构。
6.如权利要求5所述的器件，其中，使用单元块的一部分作为冗余单元区，使用单元块的其余部分作为扩展单元区。
7.如权利要求6所述的器件，还包括冗余解码器，当访问冗余单元区时，用于驱动包括在冗余单元区中的字线/板线；扩展存储解码器，当访问扩展单元区时，用于驱动包括在扩展单元区中的字线/板线；以及子位线控制器，用于输出与在子单元块和单元块中共用的第一到第七控制信号对应的多个控制信号。
8.如权利要求4所述的器件，其中，扩展存储单元包括单元块，这个单元块具有与子单元块相同的结构。其中，单元块包括单位单元，其数量小于子单元块的单位单元数；和电容器，用于补偿源于单位单元数之差的电容差；其中，电容器连接在包括在单元块中的子位线和地之间。
9.如权利要求8所述的器件，其中，扩展存储单元使用单元块中单位单元的一部分作为冗余单元区，单元块中的其余部分作为扩展单元区。
10.如权利要求9所述的器件，还包括冗余解码器，用于仅在访问冗余单元区时驱动包括在冗余单元区中的字线/板线；扩展存储解码器，用于仅在访问扩展单元区时驱动包括在扩展单元区中的字线/板线；子位线控制器，用于输出与在子单元块和单元块中共同使用的第一到第七控制信号对应的多个控制信号。
11.一种包括扩展存储单元的铁电存储器件，包括控制器，用于响应外部命令信号存储预定的关键值，当外部控制信号满足关键值的预定条件时，输出对应于外部控制信号的扩展存储控制信号，并且当电源断开时保持存储的关键值；以及扩展存储单元，包括多个单元，用于响应扩展存储控制信号存储预定数据，所说的多个单元共享现有的位线。
12.如权利要求11所述的器件，其中，控制器包括程序命令解码器，用于对外部命令信号进行解码，并输出程序命令信号；加电电路，用于输出复位信号，这个复位信号在电源接通并稳定后无效；寄存器控制器，用于输出寄存器控制信号，以便当程序命令信号被激活时控制程序过程，并且，当复位信号无效时控制读出程序结果的过程；寄存器，用于响应寄存器控制信号存储对应于从外部提供的数据信号的关键值，向外部输出存储的关键值，并且当电源断开时保持存储的关键值；扩展存储控制器，用于响应从寄存器输出的关键值和外部控制信号来控制扩展存储单元。
13.如权利要求12所述的器件，其中，寄存器包括第一放大器，用于响应第一控制信号将第一节点和第二节点之间具有较高电压的节点的电压放大到正的电压；第二放大器，用于响应第二控制信号将第一节点和第二节点之间具有较低电压的节点的电压放大到地电压；输入单元，用于响应第三控制信号将数据信号输出到第一节点和第二节点；以及存储单元，用于响应第四控制信号存储输出到第一节点和第二节点的信号，并且在电源断开时保持存储的信息。
14.如权利要求13所述的器件，其中，第一放大器包括第一PMOS晶体管，其栅极接收第一控制信号，其源极连接到正电源；第二PMOS晶体管，其栅极连接到第一节点，其源极连接到第一PMOS晶体管的漏极，其漏极连接到第二节点；第三PMOS晶体管，其栅极连接到第二节点，其源极连接到第一PMOS晶体管的漏极，其漏极连接到第一节点。
15.如权利要求13所述的器件，其中，第二放大器包括第一NMOS晶体管，其栅极连接到第一节点，其漏极连接到第二节点；第二NMOS晶体管，其栅极连接到第二节点，其漏极连接到第一节点；以及第三NMOS晶体管，其栅极接收第二控制信号，其漏极连接到第一NMOS晶体管和第二NMOS晶体管的源极，其源极接地。
16.如权利要求13所述的器件，其中，输入单元包括第一PMOS晶体管，其栅极接收数据信号和第三控制信号的“与非”操作结果，其源极连接到正电源，其漏极连接到第二节点；第一NMOS晶体管，其栅极接收数据信号和第三控制信号的“与”操作结果，其源极接地，其漏极连接到第一节点；第二NMOS晶体管，其栅极接收具有数据信号的反相电平的信号和第三控制信号的“与”操作结果，其源极接地，其漏极连接到第二节点；以及第二PMOS晶体管，其栅极接收具有数据信号的反相电平的信号和第三控制信号的“与非”操作结果，其源极连接到正电源，其漏极连接到第一节点。
17.如权利要求13所述的器件，其中，存储单元包括第一铁电电容器，其第一端接收第四控制信号，其第二端连接到第一节点；第二铁电电容器，其第一端接收第四控制信号，其第二端连接到第二节点；第三铁电电容器，其第一端连接到第一节点，其第二端接地；第四铁电电容器，其第一端连接到第二节点，其第二端接地。
18.一种包括扩展存储单元的铁电存储器件，包括ECC控制器，响应在访问失效单元时激活的修复请求信号，输出扩展存储控制信号，并且使失效单元无效；扩展存储单元，其中包括用于替换失效单元的冗余单元；扩展存储控制器，响应扩展存储控制信号对扩展存储单元进行控制。
19.如权利要求18所述的器件，其中，扩展存储单元包括第一扩展存储单元，用于存储失效单元的地址和对应于失效单元的冗余单元的地址；第二扩展存储单元，其中包括冗余单元；其中，扩展存储控制器使用从第一扩展存储单元获得的冗余单元的地址控制冗余单元。
全文摘要
一种包括扩展存储单元的铁电存储器件，包括单元阵列块、数据总线单元、输入/输出电路单元、扩展存储单元、和扩展存储控制器。单元阵列块包括主位线和多个子位线。主位线连接在主位线提升控制器和列选择控制器之间，每个子位线连接到主位线和单位单元。数据总线单元连接到列选择控制器。输入/输出电路单元包括连接到数据总线单元的读出放大器阵列。扩展存储单元共享包括在单元阵列块中的主位线，并且包括多个单元块。扩展存储控制器响应外部控制信号对扩展存储单元进行控制。
文档编号G11C29/04GK1505044SQ03155658
公开日2004年6月16日 申请日期2003年7月31日 优先权日2002年12月2日
发明者姜熙福 申请人:海力士半导体有限公司