专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，用于利用一个虚拟(dummy)电路而产生内部电路的启动时刻。本发明特别涉及一种半导体存储装置，能够不增加基片面积就解除虚拟电路从而提高产量，进而使内部电路的启动时刻最优化。
背景技术：
已经有各种方法被考虑过用于通过使用一虚拟存储单元而生成用于放大从一存储单元读取的数据的一放大器的启动信号，并使得放大器的启动时刻准确地跟随存储单元的读取时刻的变化之后，该变化是由传统的半导体存储装置中的处理，电压等等引起的。
图25到28示出了“固态电路IEEE日志(IEEE Journal of Solid-State Circuits)，Vol.36，No.11，2001年11月，PP.1738-1744”和美国专利No.6212117中公开的电路结构的示意图，作为传统的半导体存储装置的示例结构。
在图25中，参考标号500表示存储器阵列，501和502表示存储器阵列500中包含的虚拟列，504表示存储器阵列500中包含的多个正常列。这里，正常列是指除了虚拟列之外的那些列。
此外，参考标号505表示与存储器阵列500相连的虚拟控制电路，507表示接收虚拟列502的输出的放大器控制电路，508表示与正常列504相连的列选择器，509表示与列选择器508和放大器控制电路507相连的放大器，510表示与存储器阵列500相连的行解码器。
图26示出了图25中的存储器阵列500的部分结构。在图26中，参考标记511表示正常存储单元，通常使用SRAM作为正常存储单元。参考标记512表示虚拟列501中包含的虚拟单元，513表示虚拟列502中包含的虚拟单元。
图27示出了图26中的存储单元511的结构。图28示出了图26中的虚拟单元512和513的内部结构，以及它们之间的互联结构。
如图28所示，构成虚拟单元512和513的晶体管与构成图27中存储单元511的晶体管具有相同的尺寸。虚拟单元512和513中包含的闩锁电路被固定在预定的电平。
如图26所示，存储单元511在行方向上被连接到与行解码器510相连的字线WL0到WLx，在列方向上被连接到公共位线BL和NBL。
如图26所示，在多个虚拟单元512中有n个虚拟单元512被连接到虚拟控制电路505输出侧的虚拟字线DWL，而其它的虚拟单元512被连接到地线。n个虚拟单元512从靠近放大器509的一个位置开始被顺序排列。
在多个虚拟单元513中，有n个虚拟单元513被连接到虚拟控制电路505输出侧上的虚拟字线DWL，而其它的虚拟单元513被连接到地线。并且，多个虚拟单元513被连接到共用虚拟位线DBL，虚拟位线DBL被连接到放大器控制电路507。n个虚拟单元513也是从靠近放大器509的一个位置开始被顺序排列。
当具有上述结构的传统半导体存储装置被操作时，与行解码器510连接的字线WL0到WLx中的任意一个被选择，与被选择的字线相连接的存储器511中的数据被读取到位线BL和NBL。
位线BL，NBL和虚拟位线DBL被预先充电到高电平，并在字线WL0到WLx被选择时处于悬浮(floating)状态。此外，由于存在多个正常列504，与被选择字线相连接的多个存储单元511中的数据被读取到位线BL和NBL。在此情况下，特定位线BL和NBL中的数据被列选择器508选择。
几乎与字线WL0到WLx被选择的时刻同时，在虚拟控制电路505输出侧上的虚拟字线DWL被驱动，而构成n个虚拟单元513的晶体管使得虚拟位线DBL以存储单元511的n倍的转换速率从高电平改变到低电平。
然后，虚拟位线DBL的信号电平被检测，从而放大器控制电路507产生一个放大器启动信号SAE。放大器509在放大器启动信号SAE被输入的时刻，将被选择的特定位线BL和BNL中的数据放大。
例如，当电源电压为1.2V，且从存储单元511读取的数据(BL)和数据(NBL)之间的电势差为100mV时，在放大器509需要被启动的情况下，若被选择的虚拟单元513的数目被设定为‘6’，则虚拟位线DBL在所需的放大器启动时刻改变到600Mv(即电源电压一半的电势)。从而，放大器启动信号SAE可通过仅使用一个简单的CMOS门被产生，而不必使用复杂的电势检测电路。
然而，在上述结构的传统半导体存储装置中，虽然与存储单元511连接的位线BL和NBL的写负载被包括在虚拟电路中，但与位线连接的列选择器508的负载不包括在虚拟电路中。因此，根据虚拟位线信号而产生的SAE信号相对于所需的放大器启动时刻被延迟了。
此外，在上述的传统半导体存储装置中，用于驱动虚拟位线DBL的虚拟单元512被置于相对于存储器阵列500而靠近放大器509的位置。在被置于放大器509相反侧末端的存储单元511被选择的情况下，由于位线BL和NBL的布线阻抗而引起的延迟不会被反射。从而，根据虚拟位线信号而产生的SAE信号早于所需的放大器启动时刻。
此外，在上述的传统半导体存储装置中，虚拟单元512在对存储器阵列500的每次读访问时被操作。在虚拟单元512本身存在缺陷的情况下，放大器无法在所需的时刻被启动，或者放大器无法被启动，结果产生了不合格产品。
发明内容
因此，考虑到上述问题，本发明的一个目的就是提供一种半导体存储装置，能够准确地模拟存储单元的读取时刻，并提高产品的出产率。
为实现上述目的，本发明的半导体存储装置包括包含多个存储单元和多个虚拟单元的存储器阵列；与存储器阵列连接的行解码器；与存储器阵列连接的虚拟控制电路；与存储器阵列连接的列选择器；与列选择器连接的放大器电路；与存储器阵列连接的虚拟列选择器；以及与虚拟列选择器和放大器电路连接的放大器控制电路。该多个虚拟单元被配置为包含第一组虚拟单元的第一虚拟列，所述虚拟单元位于行方向上靠近行解码器的位置的一个列中；和包含第二组虚拟单元的第二虚拟列，所述虚拟单元位于行方向上离行解码器最远位置的一个列中，在第一虚拟列和第二虚拟列之间插入有多个存储单元。虚拟控制电路分别通过第一虚拟字线和第二虚拟字线来激活第一虚拟列和第二虚拟列。虚拟列选择器选择连接到第一虚拟列的第一虚拟位线上的信号和连接到第二虚拟列的第二虚拟位线上的信号中的一个。放大器控制电路根据虚拟列选择器的信号而产生关于放大器电路的放大器启动信号。
根据上述结构，第一和第二虚拟列分别被排列成一列，在它们之间插入有存储单元。因此，即使在其中一个虚拟列的虚拟单元中存在缺陷的情况下，该虚拟单元可以被其它虚拟列中的虚拟单元替换，从而产品的出产率被提高了。并且，虚拟列可以被设置在离行解码器最远的位置上，从而可以提高正常列的曝光精确度。通常，虚拟列被置于存储单元的两端以提高曝光精确度。从而，相比于多个虚拟列被新放置在相邻于行解码器的情况，可进一步减少配置面积。
此外，在本发明的半导体存储装置中，最好虚拟列选择器包括一个延迟调整部分，用于调整关于第一和第二虚拟列输出的信号的延迟时间。因此，虚拟列选择器的输出信号的延迟可以被调整，且虚拟列的配置的物理约束可以被消除。
此外，在本发明的半导体存储装置中，最好虚拟控制电路输出一个用于选择第一虚拟列和第二虚拟列中任一个的信号到虚拟列选择器，且虚拟列选择器包括第一连接选择部分，用于根据虚拟控制电路的选择信号来选择第一虚拟列和第二虚拟列的其中一个。因此，即使当控制线，虚拟存储单元，和虚拟存储单元的输出线中存在缺陷时，仍可选择正常的输出来使用。
此外，在本发明的半导体存储装置中，最好虚拟控制电路包括虚拟字线驱动器，熔丝元件，PMOS晶体管，NMOS晶体管，用于锁存的NMOS晶体管，用于输出的反相器，用于将信号反相的反相器，用于将激活信号输出到在行解码器侧的虚拟列的第一AND(与)电路，和用于将激活信号输出到离行解码器侧最远的虚拟列的第二AND电路。最好，熔丝元件被连接在电源和PMOS晶体管的源极之间；复位信号被施加在PMOS晶体管的栅极和NMOS晶体管的栅极；PMOS晶体管的漏极被连接到NMOS晶体管的漏极；NMOS晶体管的源极和用于锁存的NMOS晶体管的源极都被接地；用于输出的反相器的输入端被连接到PMOS晶体管的漏极，NMOS晶体管的漏极和用于锁存的NMOS晶体管的漏极；用于输出的反相器的的输出端被连接到用于锁存的NMOS晶体管的栅极，用于将信号反相的反相器的输入端，第二AND电路的一个输入端，和虚拟列选择器；用于将信号反相的反相器的输出端被连接到第一AND电路的一个输入端和虚拟列选择器；第一和第二AND电路的其他输入端被连接到虚拟字线驱动器的输出端。
此外，在本发明的半导体存储装置中，最好虚拟列选择器包括一延迟调整部分，用于调整关于第一和第二虚拟列所输出的信号的延迟时间，和第二连接选择部分，用于根据虚拟控制电路的选择信号而选择延迟调整部分进行延迟调整的信号中的一个。因此，即使在延迟调整部分中存在缺陷的情况下，也可以选择一个正常的输出。
此外，在本发明的半导体存储装置中，最好第一和第二虚拟列的输出信号通过虚拟列选择器被提供给对应的第一和第二放大器控制电路，且第一和第二放大器控制电路分别将第一和第二放大器启动信号输出到放大器电路。因此，由于存储单元阵列的大小差异而引起的放大器启动时刻的偏移可以被消除，即使在多个放大器控制电路中都存在缺陷的情况下，放大器电路仍能够在准确的启动时刻启动。
此外，在本发明的半导体存储装置中，最好第一和第二放大器控制电路分别都包括信号选择部分，用于从虚拟控制电路接收第一和第二选择信号，并选择第一和第二放大器启动信号是否被输出到放大器电路。因此，放大器启动信号可以被调整到一个适当的时刻。
此外，最好第一和第二放大器控制电路分别包括延迟调整部分，用于调整从虚拟列选择器输出的关于第一和第二虚拟列的信号的延迟时间。因此，放大器启动信号可以在一个适当的时刻被调整。
此外，在本发明的半导体存储装置中，最好第一和第二虚拟列分别都包括利用与虚拟单元相同的元件而构成的切换单元，切换单元根据来自虚拟控制电路的第一和第二选择信号而切换多个虚拟单元的连接。因此，在虚拟单元中存在缺陷的情况下，该虚拟单元可以被解除。若多个切换单元被并行连接则更好。
此外，最好本发明的半导体存储装置还包括测试端，用于检查放大器控制电路的输出信号。因此，即使存储器的访问速度没有被检查，放大器控制电路的输出信号也可以被测量。从而，放大器启动信号可以在一个适当的时刻被很容易的调整。
此外，最好，作为虚拟控制电路输出线的多个控制线被配置成关于第一和第二虚拟列以及存储器阵列周围具有相同的长度。因此，可以通过将控制线的负载设为相等而将连接到控制线的多个虚拟单元的输出延迟设为相等的。
此外，在本发明的半导体存储装置中，最好虚拟列选择器和放大器控制电路的延迟调整部分由具有不同延迟时间的多个延迟电路构成，并且根据存储器的容量来选择多个延迟电路中的任何一个。因此，放大器启动信号可以根据存储器容量而被产生。
通过阅读和理解以下参照附图所作的说明，本发明的这些和其他优点对本领域的技术人员将变得更加明显。
图1是根据本发明实施例1的半导体存储装置的示例性结构的框图。
图2示出了图1中的虚拟控制电路的内部结构。
图3示出了图1中的存储器阵列的内部结构。
图4示出了图3中的正常存储单元的内部结构。
图5示出了图3中的虚拟存储单元的内部结构。
图6示出了图1中的虚拟列选择器的内部结构。
图7示出了图1中的放大器电路的内部结构。
图8示出了图1中的虚拟列选择器的内部结构。
图9是根据本发明实施例2的半导体存储装置的示例性结构的框图。
图10示出了图9中的虚拟控制电路的内部结构。
图11示出了图9中的虚拟列选择器的内部结构。
图12示出了图9中的虚拟列选择器的改型例子的内部结构。
图13是根据本发明实施例2的半导体存储装置的另一示例性结构的框图。
图14示出了图13中的虚拟列选择器的内部结构。
图15示出了图13中的放大器的内部结构。
图16是根据本发明实施例2的半导体存储装置的又一示例性结构的框图。
图17示出了图16中的放大器控制电路142的内部结构。
图18示出了图16中的放大器控制电路143的内部结构。
图19示出了图16中的放大器电路的内部结构。
图20A示出了图16中的放大器控制电路142和143中的延迟调整部分的一个例子的内部结构。
图20B示出了图16中的放大器控制电路142和143中的延迟调整部分的一个例子的内部结构。
图20C示出了图16中的放大器控制电路142和143中的延迟调整部分的一个例子的内部结构。
图21是根据本发明实施例3的半导体存储装置的示例性结构的框图。
图22示出了图21中的存储器阵列的内部结构。
图23示出了图21中的虚拟控制电路的内部结构。
图24示出了图22中的切换单元的内部结构。
图25是传统的半导体存储装置的示例性结构的框图。
图26示出了图25中的存储器阵列的内部结构。
图27示出了图25中的正常存储单元的内部结构。
图28示出了图25中的虚拟单元的内部结构。
具体实施例方式
实施例1以下，将参照附图来说明根据本发明实施例1的半导体存储装置。图1示出了根据本发明实施例1的半导体存储装置的整体结构。
在图1中，参考标记100表示存储器阵列，101-1表示第一虚拟列，它是存储器阵列100中的两个列所包含的其中一个虚拟列，101-2表示作为另一个虚拟列的第二虚拟列，102表示存储器阵列100中包含的多个正常列。这里，正常列是指存储器阵列100中除了虚拟列之外的那些列。
在实施例1中，第一虚拟列101-1和第二虚拟列101-2分别排列成一个列，正常的列102被插入在它们之间。第一虚拟列被置于行方向上靠近行解码器110的一个位置，第二虚拟列被置于行方向上距离行解码器110最远的一个位置。第一和第二虚拟列也可以被合称为虚拟列101。
参考标记104表示与虚拟列101的输出相连接的虚拟列选择器。虚拟列选择器104根据与存储器阵列100相连接的虚拟控制电路103输出的信号而控制在第一虚拟列101-1和第二虚拟列101-2之间的选择。
参考标记105表示与虚拟列选择器104的输出侧相连接的放大器控制电路，106表示与正常列102相连接的列选择器，用于选择正常的列102。列选择器106和放大器控制电路105的输出信号被输入放大器电路107。
图2示出了图1中的虚拟控制电路103的内部结构。在图2中，参考标记140表示虚拟字线驱动器。当接收到存储器访问信号CLK时，虚拟字线驱动器140根据接收的信号而输出虚拟字线驱动信号DWL1和DWL2。参考标记140A表示缓冲器。
图3示出了图1中的存储器阵列100的内部结构。在图3中，参考标记111表示正常列102中包含的存储单元。在实施例1中，假设存储单元为SRAM。参考标记112表示第一虚拟列101-1和第二虚拟列101-2中包含的虚拟单元。如图3所示，第一虚拟列101-1和第二虚拟列101-2被设置在存储器阵列100的两端，其中虚拟单元112被分别排列成列。正常列102被安插在第一虚拟列101-1和第二虚拟列101-2之间。
这里，图4示出了图3中的存储单元111的内部结构，图5示出了图3中的虚拟单元112的内部结构。比较图4和图5可明显看出，构成虚拟单元112的晶体管与构成存储单元111的晶体管具有相同尺寸，且虚拟单元112中包含的锁存电路被固定在预定的电平。
此外，图6示出了图1中的虚拟列选择器104的内部结构。在图6中，参考标记120表示位线预充电电路，该电路接收来自控制电路(未示出)的预充电信号PCG。参考标记121表示NAND门电路。
图7示出了图1中的放大器电路107的结构。如图7所示，根据放大器启动信号SAE1，从多个传感放大器107A中来选择将被启动的传感放大器。
首先，如图3所示，正常列102中包含的存储单元111被连接到行方向上在行解码器110输出侧的字线WL0到WLx，并在列方向上被连接到正常列102的公共位线BL和NBL。
此外，在正常列102两侧安置的虚拟列101中包含的多个虚拟单元112中间，有n个虚拟单元112被连接到虚拟字线DWL1或DWL2，所述虚拟字线被置于存储器阵列100在行解码器110侧的一端，或者在行解码器110相对侧的一端，并位于列方向上距离放大器电路107侧最远的一个位置。其他虚拟单元112被接地。
这里假设，存储器阵列100中的虚拟字线DWL1和DWL2的布线，对应于正常列102中位线布线的布线被使用。
此外，n个虚拟单元112的输出被分别连接到虚拟位线DBL1和DBL2，且虚拟位线DLB1和DBL2被连接到虚拟列选择器104。
当存储器阵列100从外部被访问时，选择连接到行解码器110的字线WL0-WLx中的任何一个，且存储单元111中的数据被读取到位线BL和NBL。正常列102的位线BL和NBL，以及虚拟列101的虚拟位线DBL1和DBL2通过位线预充电电路120被预充电到高电平，并在字线WL0-WLx中的任何一个被选择时处于悬浮状态。由于存在多个正常列102，因此有多个数据被分别读取到位线BL和NBL，而特定位线BL和NBL的数据通过列选择器106被选择。
与字线WL0-WLx中的任何一个被选择的时刻几乎同时，连接到虚拟控制电路103的虚拟字线DWL1或DWL2被驱动，而构成n个虚拟单元112的晶体管可使虚拟位线DBL1或虚拟位线DBL2的电势以存储单元111的转换速率n倍的转换速率从高电平改变到低电平。
然后，虚拟列选择器104在虚拟位线DBL1或DBL2中选择改变到低电平的一个虚拟位线，并将DBL信号传送到放大器控制电路105。当接收到DBL信号时，放大器控制电路105产生放大器启动信号SAE，而放大器电路107根据放大器启动信号SAE而放大列选择器106所选择的特定位线BL和NBL中的数据。
由于上述结构，连接到位线的列选择器106的负载被包含在虚拟电路中，从而可以预先避免产生SAE信号时相对于所需放大器启动时刻的延迟。
此外，驱动虚拟位线DBL的虚拟单元112被置于放大器电路107关于存储器阵列100相反侧的一端。因此，由位线BL和NBL的布线阻抗而引起的延迟可以被反射，从而可以避免SAE信号的产生早于放大器启动时刻。
此外，根据实施例1，多个虚拟列被分别排列成列，并将存储单元插入它们之间。因此，即使在其中一个虚拟列的虚拟单元中存在缺陷的情况下，有缺陷的虚拟单元可以被替换为其他虚拟列的虚拟单元，从而提高了产品的出产率。此外，虚拟列可以被设置在距离行解码器110最远的位置，从而正常列的曝光精度可以被提高。通常，虚拟列被置于存储单元的两端，从而可提高曝光精度。因此，相比于多个虚拟列被新置于相邻行解码器侧的情况，配置面积可以被进一步减少。
此外，如图8所示，可以考虑在虚拟列选择器104中设置延迟调整部分123。特别是，如图8所示，在靠近行解码器110的第一虚拟列101-1和距离行解码器110最远的第二虚拟列101-2之间发生的时间延迟可以利用缓冲器122来调整。
因此，通过设置延迟调整部分123，很容易调整虚拟列101的输出时刻，并且即使虚拟列101被置于任何位置(只要在存储器阵列100中)，都能获得相同的效果，即消除配置上的物理约束。
实施例2以下，将参照附图来说明根据本发明实施例2的半导体存储装置。图9示出了根据本发明实施例2的半导体存储装置的整体结构。
在图9中，参考标记131表示测试端，用于测量放大器启动信号SAE的产生，203表示与第一虚拟列101-1，第二虚拟列101-2，和虚拟列选择器204相连接的虚拟控制电路，204表示与第一虚拟列101-1，第二虚拟列101-2，和虚拟控制电路203的输出相连接的虚拟列选择器。其余的结构与图1所示的根据实施例1的半导体存储装置相同。从而，相同的附图标记表示相同的元件，关于相同元件的详细说明此处将被省略。
图10示出了图9所示的虚拟控制电路203的内部结构。在图10中，参考标记140表示虚拟字线驱动器。当接收到存储器访问信号CLK时，虚拟字线驱动器140输出虚拟字线驱动信号DWL。参考标记241表示输出信号SEL1(设置1)或SEL2的选择电路，用于在接收到RESET(复位)信号时选择虚拟字线DWL1和DWL2中的一个。
此外，参考标记242表示熔丝元件，129表示PMOS晶体管，130表示NMOS晶体管，133表示用于锁存的NMOS晶体管，128表示用于输出的反相器，132表示用于反相信号的反相器，127表示分别输出DWL1或DWL2的AND电路(第一和第二AND电路)。
熔丝元件242被连接在电源和PMOS晶体管129的源极之间，PMOS晶体管的栅极被施加RESET信号。此外，PMOS晶体管129的漏极被连接到NMOS晶体管130的漏极，NMOS晶体管130的源极被接地，NMOS晶体管130的栅极被施加RESET信号。
用于输出的反相器128的输入端被连接到PMOS晶体管129的漏极，NMOS晶体管130的漏极和用于锁存的NMOS晶体管133的漏极，用于锁存的NMOS晶体管133的源极被接地。
用于输出的反相器128的输出端被连接到用于锁存的NMOS晶体管133的栅极，用于反相信号的反相器132的输入端，用于输出DWL2的AND电路127，和外部虚拟列选择器204。用于反相信号的反相器132的输出端被连接到外部虚拟列选择器204和用于输出DWL1的AND电路127。
图11示出了图9中的虚拟列选择器204的内部结构。在图11中，参考标记124表示第一连接选择部分，用于接收作为虚拟控制电路203的输出信号的选择信号SEL1或SEL2，并选择将要连接哪一个虚拟列101。参考标记125表示NOR门电路。
当在所述结构的半导体存储装置中的存储器阵列100被从外部访问时，与行解码器110相连的字线WL0-WLx中的任何一个被选择，则存储单元111中的数据被读取到位线BL和NBL。正常列102的位线BL和NBL，虚拟列101的虚拟位线DBL1和DBL2通过位线预充电电路120被预充电到高电平，并在字线WL0-WLx中的任何一个被选择时处于悬浮状态。由于有多个正常列102，因此有多个数据被分别读取到位线BL和NBL，而特定位线BL和NBL中的数据被列选择器106选择。
与字线WL0-WLx中的任何一个被选择的时刻几乎同时，作为被SELECT信号选择的虚拟控制电路203的输出线的虚拟字线DWL1或DWL2被驱动，而构成n个虚拟单元112的晶体管可使虚拟位线DBL1或虚拟位线DBL2的电势以存储单元111的转换速率n倍的转换速率从高电平改变到低电平。
然后，虚拟列选择器204在虚拟控制电路203所选择的虚拟位线DBL1或DBL2中选择改变到低电平的一个虚拟位线，并将DBL信号传送到放大器控制电路105。当接收到DBL信号时，放大器控制电路105产生放大器启动信号SAE，而放大器电路107根据放大器启动信号SAE而放大列选择器106所选择的特定位线BL和NBL中的数据。
在上述操作中，虚拟字线DWL1和DWL2，虚拟位线DBL1和DBL2被虚拟控制电路203所选择。特别是，在测试期间，首先，低电平信号作为RESET信号被施加，用于选择虚拟字线DWL1和虚拟位线DBL1，从而执行一次存储器访问测试。然后，高电平信号作为RESET信号被施加，用于选择虚拟字线DWL2和虚拟位线DBL2，从而执行一次存储器访问测试。
在虚拟字线DWL1和虚拟位线DBL1正常的情况下，图10中的熔丝元件242没有被断开。在需要切换到虚拟字线DWL2和虚拟位线DBL2的情况下，熔丝元件242被断开。然后，存储器访问被再次测试，确认存储器访问是在可允许的范围内之后，该装置被使用。
在提供一测试端的情况下，放大器启动信号SAE的产生时刻在测试端131被测量(图9)。当该产生时刻相对于预先设定的时刻是在可允许的范围内的时候，不需要断开图10中选择电路241包含的熔丝元件242，就可选择虚拟字线DWL1。因此，通过图11中虚拟列选择器204中的第一连接选择部分124，虚拟位线DBL1被选择。
当测试端131所测试的放大器启动信号SAE的产生时刻在可允许的范围之外的时候，熔丝元件242被激光器或类似物断开，以选择虚拟字线DWL2，从而虚拟位线DBL2通过图11中虚拟列选择器204中的第一连接选择部分124被选择的。在此状态下，放大器启动信号SAE的产生时刻在测试端131被再次测量，并在该产生时刻处于允许范围内之后，该装置被使用。
如上所述，根据实施例2，通过提供一个测试端，可以准确无误地确定虚拟单元的缺陷，当虚拟单元中存在缺陷时，该虚拟列可以被替换。从而，不需要增加基片面积就可以提高产品的出产率。
此外，如图12所示，还可以考虑在虚拟列选择器204中提供多个连接选择部分。图12示出了图9中的虚拟列选择器204的另一种内部结构。
如图12所示，上述的另一种内部结构的特征在于，除了用于选择连接虚拟列101的第一连接选择部分124之外，虚拟列选择器204还包括第二连接选择部分126，用于根据虚拟控制电路203输出的选择信号SEL1或SEL2来选择延迟调整部分123的输出连接。
基于上述结构，即使在延迟调整部分123中存在缺陷的情况下，作为靠近行解码器110的第一虚拟列101-1输出信号的DBL1，或者作为距离行解码器110最远的第二虚拟列101-2输出信号的DBL2，都完全可以被第二选择连接部分126使用。从而，也可以相同的提高产品的出产率。
图13是表示根据本发明实施例2的半导体存储装置的另一个示例性结构的框图，其特征在于设置了两个放大器控制电路。图14示出了图13中的虚拟列选择器304的内部结构。图15示出了图13中的放大器电路109的内部结构。
作为虚拟列101输出信号的DBL1和DBL2通过虚拟列选择器304被连接到放大器控制电路105和108。然后，来自放大器控制电路105和108的放大器启动信号SAE1和放大器启动信号SAE2被连接到放大器电路109中不同的传感放大器107A。
基于上述结构，可以对每个虚拟列101都输出分离的放大器启动信号，从而可以启动对应于每个虚拟列101的传感放大器。因此，由于存储单元阵列100的尺寸变化而引起的放大器启动时刻的偏移可以被消除。
此外，如图16所示，还可以考虑对每个放大器控制电路都提供一个测试端。图17示出了图16中的一个放大器控制电路142的内部结构。如图16所示，放大器控制电路142被连接到虚拟控制电路203和第一虚拟列101-1，并将放大器启动信号SAE1输出到放大器电路141。此外，如图17所示，放大器控制电路142具有延迟调整部分105B，该延迟调整部分105B具有多个缓冲器122，从而放大器控制信号产生部分105A输出的放大器启动信号SAE1的时间延迟可以被调整。参考标记142A表示信号选择部分，128表示反相器。
此外，图18示出了图16中的另一个放大器控制电路143的内部结构。除了没有延迟调整部分105B之外，该结构与放大器控制电路142的结构相同。没有延迟调整部分105B的原因是放大器控制电路143被连接到距离行解码器110位置最远的第二虚拟列101-2，而时间延迟可根据第二虚拟列101-2输出的信号而被调整。
图19示出了图16中的放大器电路141的内部结构。多个传感放大器107A被施加分别来自放大器控制电路142的放大器启动信号SAE1和来自放大器控制电路143的放大器启动信号SAE2。此外，如图17和18所示，放大器控制电路142和143都具有信号选择部分142A，用于接收作为虚拟控制电路203输出信号的SEL1或SEL2，并选择是否输出放大器启动信号SAE1和SAE2。
图20A，20B，20C示出了放大器控制电路142中的发生器所产生的延迟调整部分的例子。在时间延迟很小的情况下，延迟调整部分105C被产生，其中使用了少量的缓冲器122，如图20A所示。在时间延迟很大的情况下，延迟调整部分105D，105E等被产生，其中使用了大量的缓冲器122，如图20B，20C所示。因此，可以根据存储器的容量而产生具有不同延迟时间的多个延迟电路。
基于上述结构，即使在放大器控制电路142或放大器控制电路143中存在缺陷的情况下，也可以利用其中一个放大器控制电路来启动传感放大器。
实施例3以下，将参照附图来说明根据本发明实施例3的半导体存储装置。图21示出了根据本发明实施例3的半导体存储装置的整体结构。在实施例3中，设置了两个实施例2中的放大器控制电路。
在图21中，参考标记300表示存储器阵列，301-1表示第一虚拟列，它是存储器阵列300中的两个列所包含的虚拟列之一，301-2表示作为另一个虚拟列的第二虚拟列，303和305表示存储器阵列300中包含的虚拟行。在实施例3中，第一虚拟列301-1和第二虚拟列301-2分别排列成一个列，正常的列302被插入在它们之间。第一虚拟列301-1被置于行方向上紧邻着行解码器310的一个位置，第二虚拟列301-2被置于行方向上距离行解码器310最远的一个位置。第一和第二虚拟列以下被称为虚拟列301。
此外，参考标记304表示与第一虚拟列301-1和第二虚拟列301-2的输出相连接的虚拟列选择器。根据与存储器阵列300相连接的虚拟控制电路403输出的信号，第一虚拟列301-1和第二虚拟列301-2中的一个被选择。
作为虚拟控制电路403输出线的虚拟字线DWL1，DWL1A，DWL2，DWL2A和SEL1，SEL2被连接到虚拟列301。作为正常列302左右两侧的虚拟列301输出线的虚拟位线DBL1和DBL2被连接到虚拟列选择器304。第一放大器控制电路142接收虚拟控制电路403的输出信号SEL1和第一虚拟列301-1的输出信号。第二放大器控制电路143接收虚拟控制电路403的输出信号SEL2和第二虚拟列301-2的输出信号。
其余结构与图13所示的结构相同。因此相同的元件被标为相同的参考标记，而相同元件的详细说明此处将被省略。
图22示出了图21中的存储器阵列300的内部结构。在图22中，参考标记116表示多个虚拟单元组，它们将分别被虚拟列301中设置的多个虚拟单元112中间的虚拟字线DWL1，DWL1A，DWL2，DWL2A所选择，并驱动虚拟位线DBL1和DBL2。
图23示出了图21中的虚拟控制电路403的内部结构。在图23中，当接收到存储器访问信号CLK时，虚拟字线驱动器140输出DWL信号。参考标记241表示输出信号SEL1或SEL2的选择电路，用于在接收到RESET1信号或RESET2信号时，选择其中一个虚拟单元112的输出。
图24示出了图22中的切换单元117的内部结构。如图24所示，切换单元117由与构成存储单元111相同的晶体管元件构成的。
基于上述结构，驱动虚拟位线DBL1和DBL2的多个虚拟单元组116被划分为在相同的虚拟列301上连续放置的多个组，并被分别连接到切换单元117，从而不需要增加虚拟列的数量就可以替换缺陷的虚拟单元。因此不用增加存储器阵列300的面积就可以提高产品的出产率。
此外，放大器启动时刻可以通过第一放大器控制电路142和第二放大器控制电路143被控制。从而，由于存储单元的结构差异而引起的放大器启动时刻的偏移可以被有效地校正。
此外，由图22中的多个虚拟单元组116中的虚拟字线DWL1，DWL1A，DWL2，DWL2A分别选择，并驱动虚拟位线DBL1和DBL2的多个虚拟单元112的数目被设置成相等的；切换单元117被置于虚拟列中的虚拟单元组116之间；作为图21中虚拟控制电路403输出线的虚拟字线DWL1和DWL1A，DWL2，DWL2A被设置成具有相同的长度直到它们被输入到图22中的虚拟单元112。从而，可以构造出具有更高精确度的虚拟电路。
如上所述，根据本发明，多个虚拟列被置于行方向上靠近行解码器的位置和行方向上距离行解码器最远的位置，以便在它们之间插入存储单元，在其中一个虚拟列中的虚拟单元有缺陷的情况下，该虚拟单元可以被替换为其它虚拟列中的虚拟单元，从而该半导体存储装置的产品出产率可以被提高。
此外，通过在虚拟列选择器和放大器控制电路中设置延迟调整部分，对应于存储单元结构中的改变，可以精确地模拟布线负载，从而可以构造出具有更高精确度的虚拟电路。
在不脱离本发明的精神或实质特征的前提下，本发明也可以通过其他的方式来实施。本实施方式中所公开的实施例应当被认为仅仅是举例而不能限制本发明。本发明的范围由随后的权利要求而不是前述的说明书来限定，并且在权利要求所等效的含义和范围内的所有变化都被认为是包含在权利要求之内。
权利要求
1.一种半导体存储装置，包括包含多个存储单元和多个虚拟单元的存储器阵列；与存储器阵列连接的行解码器；与存储器阵列连接的虚拟控制电路；与存储器阵列连接的列选择器；与列选择器连接的放大器电路；与存储器阵列连接的虚拟列选择器；和与虚拟列选择器和放大器电路连接的放大器控制电路，其中该多个虚拟单元被配置为包含第一组虚拟单元的第一虚拟列，所述虚拟单元位于行方向上靠近行解码器的位置的一个列中；和包含第二组虚拟单元的第二虚拟列，所述虚拟单元位于行方向上离行解码器最远位置的一个列中，在第一虚拟列和第二虚拟列之间插入有多个存储单元，虚拟控制电路分别通过第一虚拟字线和第二虚拟字线来激活第一虚拟列和第二虚拟列，虚拟列选择器选择连接到第一虚拟列的第一虚拟位线上的信号和连接到第二虚拟列的第二虚拟位线上的信号中的一个，放大器控制电路根据来自虚拟列选择器的信号而产生关于放大器电路的放大器启动信号。
2.根据权利要求1的半导体存储装置，其中虚拟列选择器包括延迟调整部分，用于调整关于第一和第二虚拟列输出的信号的延迟时间。
3.根据权利要求2的半导体存储装置，其中该延迟调整部分由具有不同延迟时间的多个延迟电路构成，并根据存储器的容量来选择多个延迟电路中的任何一个。
4.根据权利要求1的半导体存储装置，其中虚拟控制电路输出用于选择第一虚拟列和第二虚拟列中的一个的信号到虚拟列选择器，虚拟列选择器包括第一连接选择部分，用于根据来自虚拟控制电路的选择信号而选择第一虚拟列和第二虚拟列中的一个。
5.根据权利要求4的半导体存储装置，其中虚拟控制电路包括虚拟字线驱动器，熔丝元件，PMOS晶体管，NMOS晶体管，用于锁存的NMOS晶体管，用于输出的反相器，用于将信号反相的反相器，用于将第一激活信号输出到第一虚拟列的第一AND电路，和用于将第二激活信号输出到第二虚拟列的第二AND电路，熔丝元件被连接在电源和PMOS晶体管的源极之间；复位信号被施加在PMOS晶体管的栅极和NMOS晶体管的栅极；PMOS晶体管的漏极被连接到NMOS晶体管的漏极；NMOS晶体管的源极和用于锁存的NMOS晶体管的源极都被接地；用于输出的反相器的输入端被连接到PMOS晶体管的漏极，NMOS晶体管的漏极和用于锁存的NMOS晶体管的漏极；用于输出的反相器的的输出端被连接到用于锁存的NMOS晶体管的栅极，用于将信号反相的反相器的输入端，第二AND电路的一个输入端，和虚拟列选择器；用于将信号反相的反相器的输出端被连接到第一AND电路的一个输入端和虚拟列选择器；第一和第二AND电路的其他输入端被连接到虚拟字线驱动器的输出端。
6.根据权利要求4的半导体存储装置，其中虚拟列选择器包括延迟调整部分，用于调整关于第一和第二虚拟列输出的信号的延迟时间，和第二连接选择部分，用于根据虚拟控制电路的选择信号而选择延迟调整部分进行延迟调整的信号中的一个。
7.根据权利要求1的半导体存储装置，其中第一和第二虚拟列的输出信号通过虚拟列选择器被提供给对应的第一和第二放大器控制电路，第一和第二放大器控制电路分别将第一和第二放大器启动信号输出到放大器电路。
8.根据权利要求7的半导体存储装置，其中第一和第二放大器控制电路分别都包括信号选择部分，用于从虚拟控制电路接收第一和第二选择信号，并选择是否将第一和第二放大器启动信号输出到放大器电路。
9.根据权利要求7的半导体存储装置，其中第一和第二放大器控制电路分别都包括延迟调整部分，用于调整关于从虚拟列选择器输出的来自第一和第二虚拟列的信号的延迟时间。
10.根据权利要求9的半导体存储装置，其中延迟调整部分包括具有不同延迟时间的多个延迟电路，并且根据存储器的容量来选择多个延迟电路中的一个
11.根据权利要求8的半导体存储装置，其中第一和第二虚拟列分别都包括通过使用与虚拟单元相同的元件而构成的切换单元，切换单元根据来自虚拟控制电路的第一和第二选择信号而切换多个虚拟单元的连接。
12.根据权利要求1的半导体存储装置，其中该半导体存储装置还包括一测试端，用于检测放大器控制电路的输出信号。
13.根据权利要求1的半导体存储装置，其中作为虚拟控制电路输出线的多个控制线被布线成在第一和第二虚拟列上以及围绕存储器阵列具有相同的长度。
全文摘要
提供一种能够提高产品的出产量的半导体存储装置。虚拟控制电路通过第一和第二虚拟字线而激活第一虚拟列和第二虚拟列，其中第一虚拟列包括在行方向上位于靠近行解码器的位置的多个虚拟单元，第二虚拟列包括在行方向上距离行解码器最远位置的多个虚拟单元，在第一虚拟列和第二虚拟列之间插入有多个存储单元。虚拟列选择器选择与第一虚拟列相连接的第一虚拟位线上的信号和与第二虚拟列相连接的第二虚拟位线上的信号中的一个，并将选择的信号输出到放大器控制电路。放大器控制电路根据来自虚拟列选择器的信号而产生关于放大器电路的放大器启动信号。
文档编号G11C29/04GK1501407SQ200310118140
公开日2004年6月2日 申请日期2003年11月13日 优先权日2002年11月14日
发明者车田希总, 赤松宽范, 范 申请人:松下电器产业株式会社