专利名称：非易失性存储器及其写入方法
技术领域：
本发明涉及非易失性存储器及其写入方法，具体涉及可电擦除/写入的快闪存储器及其写入方法。
背景技术：
近年，在ASIC等的半导体集成电路装置(LSI)中，广泛使用逻辑混载用的快闪存储器。快闪存储器可进行电擦除和写入，是通过把电荷保持在被埋入于栅极氧化膜中的被称为浮动栅极的电分离区域内，即使切断电源，数据也不会消失的非易失性存储器。对于这种快闪存储器，其擦除/写入时间越短越好。
快闪存储器的写入包括擦除和编程这2项操作。擦除是降低存储单元(单元晶体管)的阈值的操作，编程是提高阈值的操作，一般，使阈值低的状态与数据“1”对应，反之，使阈值高的状态与数据“0”对应。通常，擦除是以被称为区段的一定程度大小的存储单位进行成批擦除，而编程是以各存储单元(位)单位进行写入。
以往，公知有一种可使用任意1位进行擦除的快闪存储器(例如参照专利文献1)。在文献1所公开的结构中，与构成单元阵列的各单元连接的源极线设置成与列单位的各单元相互分离，通过从外部把高电压施加给由地址指定的源极线，并把负电压施加给字线，可擦除单元阵列内的任意位。
作为另一例，有一种可使用字节单位擦除在同一字线上连接的多个单元的快闪存储器(例如参照专利文献2)。在文献2所公开的结构中，与各单元连接的源极线在列方向设置成在邻接的单元之间共享，与文献1一样，通过从外部把高电压施加给由地址指定的源极线，并把负电压施加给字线，能够以字节单位对多个存储单元进行一并擦除。
在各文献1、2中，单元擦除是通过利用在源极-浮动栅极之间流动的FN(福勒·诺特海姆)隧道电流从浮动栅极中抽出电子来进行。另一方面，编程是通过利用雪崩击穿现象把电子(热电子)注入到浮动栅极内来进行。
然而，热电子的发生效率不良，例如对于在编程时流动的100μA左右的漏极电流，流入浮动栅极的电流只是数pA左右。因此，存在的问题是，电流效率不良，在编程时消耗电流增大。
因此，近年来为了满足低耗电化的要求，提出了这样一种方式，即，不仅在擦除时，而且在编程时也利用在沟道浮动栅极间流动的FN隧道电流把电力注入到浮动栅极内(例如，参照专利文献3)。在使用隧道电流进行编程的情况下，与使用热电子的情况相比，电流效率可提高约数百倍。
然而，在文献1～3所述的以往技术中，不能对在同一字线上连接的所有单元进行一并写入(擦除/编程)。另外，在专利文献3所公开的构成中，虽然通过对单元阵列的沿着列方向的各单元变更基板(阱)电位，可对在同一字线上连接的任意单元进行选择性地擦除/编程，然而不能将所有单元一并写入。
结果，存在的问题是，由于1次写入处理的带宽(即，每单位时间的写入位数)小，所以，完成对在1条字线上的所有单元的写入(擦除/编程)所需要的时间长。
专利文献1特开平5-342892号公报专利文献2特开平6-251594号公报专利文献3特开平11-177068号公报发明内容本发明之1提供了一种非易失性存储器，包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该非易失性存储器包括多个源极电压供给电路，该多个源极电压供给电路与所述各源极线连接，取得各自对应的存储单元的写入数据，根据该写入数据把第1源极电压和第2源极电压中的任何一方供给相关的源极线。
本发明之2提供了一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该写入方法包括第1步骤，根据写入数据把第1源极电压和比所述第1源极电压低的第2源极电压中的任何一方供给所述多根源极线；第2步骤，在所述第1步骤后，把用于擦除的第1控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于编程的第2控制电压供给所述字线。
本发明之3提供了一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线。该写入方法包括第1步骤，根据写入数据把第1源极电压和第2源极电压中的任何一方供给所述与各存储单元连接的源极线；第2步骤，在所述第1步骤后，把用于编程的控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于擦除的控制电压供给所述字线。
图1A是本发明一实施方式的非易失性存储单元的概略电路图。
图1B和图1C是图1A的非易失性存储单元的概略剖面结构图。
图2是表示本实施方式的非易失性存储单元的写入方法的说明图。
图3是本实施方式的非易失性存储器的概略方框图。
图4是图3的非易失性存储器的详细方框图。
图5是本实施方式的存储单元的详细电路图。
图6是本实施方式的存储单元阵列的电路图。
图7是图4所示的源极电压供给电路的电路图。
图8是图4所示的基准单元读出电路的电路图。
图9是图8的基准单元读出电路的动作波形图。
图10是图4所示的基准单元写入数据发生电路的电路图。
图11是图4所示的基准单元用Y解码器的电路图。
图12是图4所示的基准单元用Y选择栅极的电路图。
图13是图4所示的读出基准电流发生电路的电路图。
图14是图4所示的Y选择栅极的电路图。
图15是图4所示的读出放大器的电路图。
图16是图4所示的字线施加电压选择电路的电路图。
图17是图16的字线施加电压选择电路的动作波形图。
图18是图4所示的字线驱动器的电路图。
图19是图18的字线驱动器的动作波形图。
图20A是表示数据“0”→“0”的写入的波形图。
图20B是表示数据“0”→“1”的写入的波形图。
图20C是表示数据“1”→“0”的写入的波形图。
图20D是表示数据“1”→“1”的写入的波形图。
具体实施例方式
图1A～图1C是表示本发明一实施方式的非易失性存储单元10的说明图。非易失性存储单元10在本实施方式中是单层多晶硅结构的快闪存储单元，包括存储晶体管11、选择晶体管12以及MOS电容13这3个元件。
如图1A～图1C所示，存储晶体管11由在例如P型基板14上把浮动栅极15作为栅极的NMOS晶体管构成，其源极与源极线SL连接。
选择晶体管12由在基板14上把选择栅极16作为栅极的NMOS晶体管(在图1B、1C未图示)构成，其源极与位线BL连接，选择栅极16与选择字线SWL连接。存储晶体管11和选择晶体管12的漏极相互连接。
MOS电容13是通过在基板14上形成作为控制栅极17的N型扩散层，并在该控制栅极17上隔着绝缘层形成浮动栅极15来构成的。控制栅极17形成在基板14的三阱内(图中，在N阱18内形成的P阱19内)。控制栅极17与控制字线CWL连接。另外，在本实施方式的单层多晶硅结构的存储单元10中，在简称为字线的情况下，是指控制字线CWL。
在本实施例中，假定这种存储单元10是处于以下情况使在浮动栅极15内蓄积有电子的状态(阈值高的状态)与数据“0”对应，反之，使在浮动栅极15内未蓄积有电子的状态(阈值低的状态)与数据“1”对应来进行写入。
向存储单元10的写入包括擦除和编程这2项操作。擦除是从浮动栅极15中抽出电子，降低存储单元10(存储晶体管11)的阈值的操作。换言之，擦除是把存储单元10的数据从数据“0”改写为数据“1”的操作。
如图1B所示，擦除是把作为第1源极电压的高电压(例如6.0V)施加给存储晶体管11的源极，并把作为第1控制电压的负电压(例如-9.3V)施加给控制栅极17来进行。此处，P阱19被设定在与控制栅极17相同的电位(例如-9.3V)，P阱18被设定在例如6.0V。
在此情况下，浮动栅极15的电位通过电容耦合被下拉到约-8.2V，在源极-浮动栅极15之间施加约14.2V的高电压。结果，FN隧道电流(图中箭头所示)流动，电子从浮动栅极15被抽出，存储单元10(存储晶体管11)的阈值下降。因此，存储单元10从数据“0”被改写为数据“1”。
另一方面，编程是把电子注入到浮动栅极15内，提高存储单元10(存储晶体管11)的阈值的操作。换言之，编程是把存储单元10的数据从数据“1”改写为数据“0”的操作。
如图1C所示，编程是把作为第2源极电压的接地电压(0.0V)施加给存储晶体管11的源极，并把作为第2控制电压的高电压(例如9.5V)施加给控制栅极17来进行。此处，P阱19被设定在接地电压(0.0V)，N阱18被设定在例如6.0V。
在此情况下，浮动栅极15的电位通过电容耦合被上拉到约11.3V，在源极-浮动栅极15之间施加约11.3V的高电压。结果，FN隧道电流(图中箭头所示)流动，电子被注入到浮动栅极15内，存储单元10(存储晶体管11)的阈值增高。因此，存储单元10从数据“1”被改写为数据“0”。
在本实施方式中具体化为单层多晶硅结构的存储单元10，然而可以具体化为2层多晶硅结构(在栅极氧化膜中将浮动栅极电分离来埋入，将浮动栅极和控制栅极堆积后的结构称为叠层型)的存储单元。
单层结构的存储单元10虽然比2层结构(叠层型)的存储单元的单元面积大，但可减少伴随多晶硅单层化的处理步骤。因此，在以小容量存储用途为对象，存储单元相对模块尺寸的占用比例小的情况下，该结构是合适的。
下面，对本实施方式的存储单元10的写入方法的原理进行说明。
如图2所示，存储单元阵列20形成为把多个存储单元10配置成阵列状。各存储单元10的源极与列单位的各单元相互分离，分别与各源极线SL(图中SL0～SL3)连接。各存储单元10的控制栅极17在行单位的各单元分别与共用的控制字线CWL(图中CWL0、CWL1)连接。在图2中未图示出选择晶体管12。
在这种存储单元阵列20中，向存储单元10的写入(擦除/编程)是对与所选择的任何一根控制字线CWL连接的行单位的存储单元10一并进行。
对该原理进行说明，在写入时，与各存储单元10的写入数据(“1”或“0”)各自对应的电压被供给源极线SL0～SL3。此处，假设以下的情况即，与数据“1”对应的高电压(例如6.0V)的第1源极电压被供给源极线SL1、SL3，与数据“0”对应的接地电压(0.0V)的第2源极电压被供给源极线SL0、SL2。
在该状态下，首先，负电压(例如-9.3V)的第1控制电压被供给所选择的任何一根控制字线CWL(此处例如CWL0)。这样，与写入数据“1”对应的第1源极电压被施加给源极的存储单元10，通过使隧道电流流动，从浮动栅极15中抽出电子而被擦除(参照图1B)。即，与写入数据“0”对应的第2源极电压被施加给源极的存储单元10不被擦除。
然后，在将供给源极线SL0～SL3的各电压各自维持的状态下，高电压(例如9.3V)的第2控制电压被供给控制字线CWL0。这样，与写入数据“0”对应的第2源极电压被施加给源极的存储单元10，通过使隧道电流流动，把电子注入到浮动栅极15内而被编程(参照图1C)。即，与写入数据“1”对应的第1源极电压被施加给源极的存储单元10不被编程。
因此，在这种方法中，根据按照写入数据(“1”或“0”)被预先供给各源极线SL0～SL3的电压，对与同一控制字线CWL0连接的所有存储单元10内进行一并写入(擦除/编程)。
以下，对本实施方式的非易失性存储器的结构进行详述。
图3是表示快闪存储器(非易失性存储器)的概略结构的方框图，图4是表示其详细结构的方框图。在图4中表示与一根控制字线CWL连接的一部分的存储单元10。
快闪存储器30包括存储单元阵列20、第1～第3电压发生电路31～33、地址控制电路34、X解码器35、Y解码器36，写入驱动器37、基准控制电路38、Y通路栅极39、读出放大器40以及读出/写入控制电路41。
在存储单元阵列20内，呈阵列状配置有多个存储单元10，并且对行单位的各单元分别配置有一对基准单元10a、10b(参照图4)。基准单元10a、10b是用于在存储单元10的读出时，生成成为用于判定该读出数据的基准的电流的单元。
第1电压发生电路31是负电压发生电路，生成作为要供给控制字线CWL的第1控制电压的负电压(本实施方式中，例如-9.3V)并供给X解码器35。第2电压发生电路32是高电压发生电路，生成作为要供给控制字线CWL的第2控制电压的高电压(本实施方式中，例如9.5V)并供给X解码器35。
第3电压发生电路33是高电压发生电路，生成作为要供给源极线SL的第1源极电压的高电压(本实施方式中，例如6.0V)并供给写入驱动器37。第1～第3电压发生电路31～33由振荡器42来驱动，根据从基准电压发生电路43供给的基准电压来产生各电压。
在地址控制电路34内具有地址缓冲器34a和地址计数器34b。地址缓冲器34a使用字节单位
取得从外部供给的写入地址WD-ADDR，分别供给X解码器35和Y解码器36。
具体是，地址缓冲器34a在写入时把供控制字线CWL的选择所使用的写入地址WD-ADDR的上位5位作为低位地址供给X解码器35。X解码器35将其解码并选择多根控制字线CWL中的任何一根。
并且，地址缓冲器34a在写入时把供源极线SL的选择所使用的写入地址WD-ADDR的下位3位作为列地址供给Y解码器36。Y解码器36将其解码，在后述的写入驱动器37内的对应的源极电压供给电路44、45a、45b(参照图4)取得写入数据，生成用于设定源极电压的解码信号。
地址计数器34b产生3位内部地址，该3位内部地址用于按每1位选择与8位读出数据R-MDATA
对应的存储单元10。因此，Y解码器36根据从地址计数器34b输出的地址，依次选择读出对象的存储单元10，使未图示的读出数据用闩锁电路(8位)将由读出放大器40读出的各1位的读出数据依次闩锁。
在基准控制电路38内具有基准单元读出电路46，基准单元写入数据发生电路47以及基准单元用Y解码器48。基准单元读出电路46通过与2个基准单元10a、10b连接的位线BLref(0)、BLref(1)读出各自写入在该2个基准单元10a、10b内的数据，判定各数据的极性。
具体是，在存储单元10的写入时，在基准单元10a、10b内各自写入有数据“0”和数据“1”，以便成为相互反转的极性。基准单元读出电路46在存储单元10的写入之前，将从各基准单元10a、10b各自读出的数据闩锁，判定在哪个基准单元内写入有数据“1”，输出表示其极性的极性信号REF-REV。
基准单元写入数据发生电路47根据来自基准单元读出电路46的极性信号REF-REV，生成基准单元用写入数据WDBref(0)、WDBref(1)，以便按照与当前写入的数据各自相反的极性对各基准单元10a、10b进行写入。
因此，在基准单元10a、10b内，在存储单元10的每次写入时，写入有与当前数据的极性相反的数据。每次写入时使数据反转是因为，期望把用于生成基准电流的各基准单元10a、10b的阈值分布限制在规定的范围内。
基准单元用Y解码器48根据来自基准单元读出电路46的极性信号REF-REV，生成与当前写入在基准单元10a、10b内的数据(“1”或“0”)对应的解码信号YD0ref(0)、YD0ref(1)。
在写入驱动器37内，在列方向的各单元(存储单元10、基准单元10a、10b)，具有与跟这些单元连接的源极线SL各自对应的源极电压供给电路44、45a、45b。各源极电压供给电路44、45a、45b具有实质相同的结构。
详细地讲，源极电压供给电路44对应与存储单元10连接的源极线SL而分别设置，根据Y解码器36的地址解码结果，取得从外部使用字节单位
供给的写入数据W-MDATA。把与所取得的数据(“0”或“1”)对应的第1或第2源极电压供给源极线SL。
源极电压供给电路45a、45b对应与基准单元10a、10b连接的源极线SL而分别设置，取得从基准单元写入数据发生电路47供给的基准单元用写入数据WDBref(0)、WDBref(1)(具有互为相反极性的数据)。把与各自所取得的数据(“0”或“1”)对应的第1或第2源极电压供给各源极线SL。
在Y通路栅极39内具有Y选择栅极49和基准单元用Y选择栅极50。Y选择栅极49在读出时，选择多根位线BL中的任何一根位线BLx，通过该位线BLx输出从存储单元10读出的读出信号RDB。
基准单元用Y选择栅极50根据来自基准单元用Y解码器48的解码信号YD0ref(0)、YD0ref(1)，将各位线BLref(0)、BLref(1)解码，输出来自数据“0”的基准单元的读出信号RDBref(0)和来自数据“1”的基准单元的读出信号RDBref(1)。
在读出放大器40内具有读出基准电流发生电路51和读出放大器52。读出基准电流发生电路51输入从基准单元用Y选择栅极50输出的读出信号RDBref(0)、RDBref(1)，生成作为数据“0”的基准单元的读出电流(第1基准电流)的第1基准信号SAref0、以及作为数据“1”的基准单元的读出电流(第2基准电流)的第2基准信号SAref。
读出放大器52把根据第1和第2基准信号SAref0、SAref所生成的读出基准电流、以及根据从Y选择栅极49输出的读出信号RDB所生成的读出电流进行比较。根据该比较结果来判定存储单元10的数据是“1”还是“0”，输出读出数据RDATAB。
在X解码器35内具有字线施加电压选择电路53和字线驱动器54。字线施加电压选择电路53选择和输出要供给控制字线CWL的施加电压VCWL。具体是，在擦除时，选择从第1电压发生电路31供给的负电压的第1控制电压，在读出时，选择从读出基准电流发生电路51供给的读出电压VCWL-RD并供给字线驱动器54。
字线驱动器54在写入时，根据Y解码器36的写入地址WD-ADDR的解码结果，选择任何一根控制字线CWL。在擦除时，供给负电压的第1控制电压，在编程时，供给由第2电压发生电路32生成的高电压的第2控制电压，在读出时，供给读出电压VCWL-RD。
并且，字线驱动器54在读出时，根据未图示的读出地址的解码结果，选择与读出对象的存储单元10连接的任何一根选择字线SWL、以及与数据判定用的基准单元10a、10b连接的任何一根基准单元用选择字线SWLref。
对存储单元10和基准单元10a、10b的写入/读出由读出/写入控制电路41来控制。具体是，在写入时，读出/写入控制电路41响应于写入模式信号WRITE-MODE来转移到写入动作，响应于数据传送信号WRITE-MDATA来开始取得写入数据W-MDATA。
在全部取得了写入对象的存储单元10的数据之后，响应于写入开始信号WRITE-START来开始对与同一控制字线CWL连接的存储单元10进行一并写入。
另一方面，在读出时，读出/写入控制电路41响应于读出请求信号RD-REQ来开始读出。从读出对象的存储单元10所读出的读出数据R-MDATA从读出放大器40以字节单位
被输出。
以下，对各电路的详细结构进行说明。
图5是存储单元10的电路图。对于与图1A～图1C相同的结构部分，省略说明。基准单元10a、10b具有与存储单元10相同的结构。
在写入时/读出时各自对应的源极电压ARVSS通过源极线SL从源极电压供给电路44被供给存储单元10(存储晶体管11)的源极。
浮动栅极电位FG根据写入在存储单元10内的数据，在数据“1”时被设定在3.0V附近，在数据“0”时被设定在0.0V附近。N阱电位VNW在写入时被设定在例如6.0V。P阱电位VPW根据擦除时/编程时，在擦除时被设定在与控制栅极相同的电位，在编程时被设定在接地电位。
图6是表示存储单元阵列20的一结构例的电路图。存储单元阵列20包括作了阵列配置的存储单元10。
在本实施方式中，在沿着列方向相邻的2个存储单元10(图中Ce0a、Ce0b、Ce1a、Ce1b、Ce2a、Ce2b)之间相互共享有位线BL(图中BL0、BL1、BL2)。各存储单元10针对各列单位使源极线SL(图中SL0a～SL2a、SL0b～SL2b)相互分离，并在各行单位与同一控制字线CWL(图中CWL0～CWL2)连接。
在各行单位的各存储单元10中，相互共享位线BL的各2个单元中的各自一个单元(图中Ce0a、Ce1a、Ce2a侧的单元)与作为第1选择字线的同一选择字线SWL(图中SWL0a～SWL2a)连接。各自另一单元(图中Ce0b、Ce1b、Ce2b侧的单元)与作为第2选择字线的同一选择字线SWL(图中SWL0b～SWL2b)连接。
尽管在图6中被省略，然而在存储单元阵列20内，各控制字线CWL(CWL0～CWL2)设置有一对基准单元10a、10b。
图7是表示源极电压供给电路44的一结构例的电路图。与基准单元10a、10b对应设置的源极电压供给电路45a、45b也具有与源极电压供给电路44实质相同的结构。
源极电压供给电路44包括闩锁电路44a，根据来自将写入地址WD-ADDR作了解码的Y解码器36的解码信号YTi取得使从外部供给的写入数据W-MDATA反转的数据WDBj，在闩锁电路44a进行闩锁。
闩锁电路44a的输出信号被输入到晶体管Tp1(PMOS晶体管)和晶体管Tn1(NMOS晶体管)的栅极。晶体管Tp1的源极与电源VS连接，晶体管Tn1的源极与接地电源ARGND连接。
在晶体管Tp1、Tn1之间串联介入有晶体管Tp2(PMOS晶体管)，基准电压ARVREF被输入到该晶体管Tp2的栅极。从晶体管Tp2、Tn1的连接点输出源极电压ARVSS。
电源VS在闩锁电路44a的数据WDBj取得时被设定在例如3.0V，在写入时(数据WDBj的闩锁后)被设定在由第3电压发生电路33生成的高电压(例如6.0V)的第1源极电压。晶体管Tp2根据基准电压ARVREF，对在写入时流入存储单元10的电流量进行控制。
在该构成中，源极电压供给电路44供给与要取得到闩锁电路44a的数据WDBj(反转信号)对应的源极电压ARVSS。即，在所取得的数据WDBj是数据“0”的情况下，供给高电压的第1源极电压(图中电源VS)，反之，在数据“1”的情况下，供给接地电压的第2源极电压(图中接地电源ARGND)。
图8是表示基准单元读出电路46的一结构例的电路图，图9是其动作波形图。基准单元读出电路46包括闩锁电路46a和数据输出电路46b、46c。
闩锁电路46a的一个节点a通过晶体管Tn2(NMOS晶体管)与位线BLref(0)连接，并与数据输出电路46b连接。并且，闩锁电路46a的另一节点b通过晶体管Tn3(NMOS晶体管)与位线BLref(1)连接，并与数据输出电路46c连接。
各晶体管Tn2、Tn3各自由阈值低的晶体管来构成，在基准单元10a、10b的读出时，偏置信号NBIAS被供给这些栅极。(以下，对于设定有相同阈值的晶体管，在图中表示相同)。
电源VC-CAM和接地电源ARGND被供给闩锁电路46a，闩锁电路46a在读出时根据闩锁信号LATCH，将节点a、b的电位、即从各基准单元10a、10b中读出的相互互补的读出数据闩锁。
对该读出动作进行详述，基准单元读出电路46，如图9所示，首先根据闩锁信号LATCH解除闩锁电路46a的闩锁状态。然后，选择(激活)与基准单元10a、10b连接的选择字线SWLref(参照图4)，同时，根据控制信号RDcam使数据输出电路46b、46c非激活。
然后，在根据使晶体管Tn2、Tn3的彼此漏极短路的短路信号SRT使节点a、b均衡(等电位)之后，通过将其解除，将各基准单元10a、10b的读出数据放大。即，在节点a、b间，由于流入各位线BLref(0)、BLref(1)的基准单元10a、10b的读出电流而逐渐产生电位差。
之后，根据控制信号RDcam把在闩锁电路46a根据闩锁信号LATCH作了闩锁的各基准单元10a、10b的读出数据各自作为判定信号DB-CAM(极性信号REF-REV)、D-CAM从数据输出电路46b、46c输出。
基准单元读出电路46在进行存储单元10的写入时，在此之前读出各基准单元10a、10b的数据。这是因为，在存储单元10的每次写入时，使各基准单元10a、10b的数据各自反转来进行写入。
图10是表示基准单元写入数据发生电路47的一结构例的电路图。
基准单元写入数据发生电路47在存储单元10的写入时，响应于控制信号W-M，根据极性信号REF-REV生成与当前写入在各基准单元10a、10b内的数据各自的极性相反的基准单元用写入数据WDBref(0)、WDBref(1)。
并且，该发生电路47响应于控制信号W-S来生成解码信号YT-REF，并把该解码信号YT-REF输出到源极电压供给电路45a、45b。因此，在写入时，与当前写入在基准单元10a、10b内的数据各自相反的极性的数据被取得到各源极电压供给电路45a、45b。
图11是表示基准单元用Y解码器48的一结构例的电路图。基准单元用Y解码器48响应于在读出时激活的控制信号RDmem，生成基于极性信号REF-REV(各基准单元10a、10b的当前数据)的解码信号YD0ref(0)、YD0ref(1)，供给基准单元用Y选择栅极50。
图11中虚线所示的电路48a与测试基准单元10a、10b的读出电流的测试模式时对应来设置，测试模式和普通模式(普通读出时)的切换根据控制信号SEL-REF来进行。在测试模式时，根据从外部供给的输入信号YD0(0)、YD0(1)来生成解码信号YD1ref(0)、YD1ref(1)。
图12是表示基准单元用Y选择栅极50的一结构例的电路图。基准单元用Y选择栅极50包括选择电路50a、50b，根据来自基准单元用Y解码器48的解码信号YD0ref(0)、YD0ref(1)，将各位线BLref(0)、BLref(1)解码，输出数据“0”的读出信号RDBref(0)和数据“1”的读出信号RDBref(1)。
图12中虚线所示的电路50c与在测试模式时对应来设定，根据在该测试模式时从基准单元用Y解码器48供给的解码信号YD1ref(0)、YD1ref(1)，输出基准单元10a、10b中的任何一方的读出信号RDBref。
图13是表示读出基准电流发生电路51的一结构例的电路图。读出基准电流发生电路51包括第1和第2基准电流生成部51a、51b以及读出电压生成部51c。
第1基准电流生成部51a根据从基准单元用Y选择栅极50输出的数据“0”的基准单元的读出信号RDBref(0)，生成具有第1基准电流Iref0的值的第1基准信号SAref0。第2基准电流生成部51b根据从基准单元用Y选择栅极50输出的数据“1”的基准单元的读出信号RDBref(1)，生成具有第2基准电流Iref1的值的第2基准信号SAref。
读出电压生成部51c是在读出时，生成要供给控制字线CWL的读出电压VCWL-RD的电路。读出电压生成部51c在编程时把读出电压VCWL-RD控制在浮动电位。第1和第2基准电流生成部51a、51b、以及读出电压生成部51c在测试模式时，根据各种试验信号T-MRW和T-AC处于非激活状态。
图14是表示Y选择栅极49的一结构例的电路图。Y选择栅极49在本实施方式中与8位位线BL连接，根据将未图示的读出地址解码后的解码信号YD0[7:0]和YD1，通过任何一根位线BL输出从存储单元10中读出的读出信号RDB。
具体是，Y选择栅极49包括位选择用的8个晶体管Tn4a～Tn4h以及字节选择用的1个晶体管Tn5(各自为NMOS晶体管)。Y选择栅极49根据解码信号YD0[7:0]和YD1，通过晶体管Tn4a～Tn4h中的任何一方以及晶体管Tn5输出读出信号RDB。
图15是表示读出放大器52的一结构例的电路图。读出放大器52包括读出基准电流生成部52a，根据来自读出基准电流发生电路51的第1和第2基准信号SAref0和SAref生成读出基准电流Irefj；以及读出电流生成部52b，根据来自Y选择栅极49的读出信号RDB生成读出电流Iref。具体是，读出基准电流生成部52a包括恒流部61和第1～第4恒流部62～65，根据要输入到恒流部61的第1基准信号SAref0产生第1基准电流Iref0。
对于第1～第4恒流部62～65，构成它们的晶体管的尺寸不同，对于第1恒流部62的驱动能力，第2恒流部63具有2倍的驱动能力，第3恒流部64具有4倍的驱动能力，第4恒流部65具有8倍的驱动能力。
读出基准电流生成部52a根据选择信号TRIM-IREF驱动第1～第4恒流部62～65中的至少任何一方，根据要输入到该恒流部的第2基准信号SAref，产生使第2基准电流Iref1为常数j(0＜j＜1)倍的电流。因此，读出基准电流生成部52a把读出基准电流Irefj生成为“第1基准电流Iref0+第2基准电流Iref1×常数j”的合计电流。
读出放大器52通过把流入到节点c的读出基准电流Irefj和从节点c流出的读出电流Iref进行比较，判定读出对象的存储单元10的数据是“1”还是“0”。即，通过根据从节点c流出的存储单元10的读出电流Iref检测要推移的节点c的电位(高(H)电平或低(L)电平)来进行数据判定，输出表示该判定结果的读出数据RDATAB。
图15中虚线所示的电路52c与在测试模式时对应设置，在该测试模式时把读出数据RDATAB作为读出信号R-ANA-OUT输出到外部。
图16是表示字线施加电压选择电路53的一结构例的电路图，图17是其动作波形图。
在擦除时，负电压(-9.3V)的第1控制电压R-NEGP从第1电压发生电路31被供给晶体管Tn6(NMOS晶体管)的源极和背面栅极(P阱)、以及晶体管Tn7、Tn8(NMOS晶体管)的背面栅极(P阱)。
控制信号NGNDB被供给晶体管Tn6、Tn7的栅极。控制信号NGNDB是根据多个控制信号RDmem、ENVPXGD、NEGPL而生成的。此处，控制信号RDmem是在读出时成为高电平的信号，控制信号ENVPXGD是在编程时成为高电平的信号，控制信号NEGPL是在擦除时，当第1控制电压R-NEGP下降到小于等于规定电压(例如小于等于-3.0V)时成为低电平的信号。
因此，在擦除时，控制信号NGNDB为低电平(具体是为接地电压)，根据第1控制电压R-NEGP的供给使晶体管Tn6、Tn7接通。
此时，晶体管Tn7的漏极电位，即控制信号NEGPGND成为与负电压的第1控制电压R-NEGP大致相等的电位，根据该控制信号NEGPGND使晶体管Tn8接通。因此，在擦除时，字线施加电压选择电路53把负电压(-9.3V)的第1控制电压R-NEGP作为施加电压VCWL来输出。
此时，由于要输入到晶体管Tn6的栅极的控制信号NGNDB为接地电压，因而在该晶体管Tn6的源极-栅极之间不施加超过耐压的高电压。
在编程时，根据高电平的控制信号ENVPXGD使控制信号NGNDB为低电平(接地电压)。此时，第1控制电压R-NEGP为0V，晶体管Tn6、Tn7断开。
并且，由于控制信号NEGPGND为高电平而使晶体管Tn8接通，然而此时，读出电压VCWL-RD由读出基准电流发生电路51控制成处于浮动状态，施加电压VCWL如图17所示为浮动电位(例如约2.5V)。
在读出时，根据控制信号Rdmem使控制信号NGNDB同样为接地电压，与编程时一样，晶体管Tn6、Tn7断开，晶体管Tn8接通。因此，在读出时，字线施加电压选择电路53把从读出基准电流发生电路51供给的读出电压VCWL-RD作为施加电压VCWL来输出。
图16中虚线所示的电路53a与测定读出电流的测试模式时对应来设置，在该测试模式时，根据试验信号T-AC使传送栅极TG1断开，并使传送栅极TG2接通。从外部供给试验用的输入信号R-ANA-IN，该输入信号R-ANA-IN作为施加电压VCWL被输出。
图18是表示字线驱动器54的一结构例的电路图，图19是其动作波形图。字线驱动器54在写入(擦除/编程)时，利用根据写入地址WD-ADDR(参照图3)所产生的预解码信号XD0～XD2，选择任何一根控制字线CWLi。并且，在读出时，利用根据未图示的读出地址所产生的解码信号YD2、YD2ref，选择任何一根选择字线SWLi和任何一根基准单元用选择字线SWLrefi。
字线驱动器54包括闩锁电路54a，控制信号NPS和第1控制电压R-NEGP被供给该闩锁电路54a。闩锁电路54a根据由预解码信号XD0～XD2所生成的控制信号NENB来将控制信号NEN闩锁。具体是，产生具有控制信号NPS的电压电平的控制信号NEN。
控制信号NEGPL在擦除时，当第1控制电压R-NEGP下降到小于等于规定电压(例如小于等于-3.0V)时为低电平，根据该控制信号NEGPL使控制信号NPS为低电平(具体是为接地电压)。因此，闩锁电路54a根据控制信号NPS产生成为接地电压的控制信号NEN。顺便说一下，此时，由于控制信号NGND的电压电平成为与第1控制电压R-NEGP相等的电位，因而闩锁电路54a的闩锁状态被维持。
由闩锁电路54a生成的控制信号NEN被输入到作为第1晶体管的晶体管Tn9(NMOS晶体管)的栅极。施加电压VCWL被供给该晶体管Tn9的源极，负电压(-9.3V)的第1控制电压R-NEGP被供给该晶体管Tn9的背面栅极(P阱)。
因此，在擦除时，晶体管Tn9接通，如图19所示，施加电压VCWL(具体是为第1控制电压R-NEGP)被供给由预解码信号XD0～XD2所选择的任何一根控制字线CWLi。
此时，由于要输入到晶体管Tn9的栅极的栅电压(控制信号NEN)为接地电压，因而在该晶体管Tn9的源极-栅极之间不施加超过耐压的高电压。在擦除时，根据控制信号NEGPL-ER使晶体管Tn10接通，存储单元10的P阱电位VPWi(参照图5)为施加电压VCWL(-9.3V)。
在编程时，高电压(+9.5V)的第2控制电压VPX从第2电压发生电路32被供给字线驱动器54。第2控制电压VPX被供给作为第2晶体管的晶体管Tp3(PMOS晶体管)的源极。控制信号XINBT被供给晶体管Tp3的栅极。控制信号XINBT在编程时根据预解码信号XD0～XD2成为低电平。
因此，在编程时，晶体管Tp3接通，如图19所示，高电压(+9.5V)的第2控制电压VPX被供给由预解码信号XD0～XD2所选择的任何一根控制字线CWLi。此时，晶体管Tn9也接通，然而在编程时，由于施加电压VCWL被控制在浮动电位(例如约2.5V)(参照图17)，因而没有异常电流流入到控制字线CWLi。在编程时，根据控制信号NGND使晶体管Tn11接通，从而使存储单元10的P阱电位VPWi(参照图5)为接地电压。
下面，结合图20A～图20D对快闪存储器30的写入动作进行详述。图20A表示向当前写入有数据“0”的存储单元10写入数据“0”的情况的动作。在此情况下，与应写入的数据“0”对应的接地电压(0.0V)的第2源极电压被供给存储单元10的源极。
在该状态下，首先，负电压(-9.3V)的第1控制电压被供给控制字线CWL。此时，源极-浮动栅极之间的电位差为约8.2V，FN隧道电流不流动。因此，存储单元10不被擦除，浮动栅极的电荷量不变化。
然后，在源极电压被维持在0.0V的状态下，高电压(+9.5V)的第2控制电压被供给控制字线CWL。此时，源极-浮动栅极之间的电位差为约8.2V，FN隧道电流不流动。因此，浮动栅极的电荷量不变化。因此，在此情况下，写入前的存储单元的数据“0”被保持。
图20B表示向当前写入有数据“0”的存储单元10写入数据“1”的情况的动作。在此情况下，与应写入的数据“1”对应的高电压(6.0V)的第1源极电压被供给存储单元10的源极。在该状态下，首先，负电压(-9.3V)的第1控制电压被供给控制字线CWL。此时，在源极-浮动栅极之间施加约14.2V的电压，FN隧道电流流动。因此，浮动栅极的电子被抽出，存储单元10被擦除。
然后，在源极电压被维持在6.0V的状态下，高电压(+9.5V)的第2控制电压被供给控制字线CWL。此时，源极-浮动栅极之间的电位差为约5.3V，FN隧道电流不流动。因此，存储单元10不被编程，浮动栅极的电荷量不变化。因此，在此情况下，仅进行擦除，写入前的存储单元的数据“0”被改写为数据“1”。
图20C表示向当前写入有数据“1”的存储单元10写入数据“0”的情况的动作。在此情况下，与应写入的数据“0”对应的接地电压(0.0V)的第2源极电压被供给存储单元10的源极。在该状态下，首先，负电压(-9.3V)的第1控制电压被供给控制字线CWL。此时，源极-浮动栅极之间的电位差为约5.3V，FN隧道电流不流动。因此，浮动栅极的电荷量不变化。
然后，在源极电压被维持在0.0V的状态下，高电压(+9.5V)的第2控制电压被供给控制字线CWL。此时，在源极-浮动栅极之间施加约11.3V的电压，FN隧道电流(源极-沟道之间)流动。因此，电子被注入到浮动栅极，存储单元10被编程。因此，在此情况下，仅进行编程，写入前的存储单元的数据“1”被改写为数据“0”。
图20D表示向当前写入有数据“1”的存储单元10写入数据“1”的情况的动作。在此情况下，与应写入的数据“1”对应的高电压(6.0V)的第1源极电压被供给存储单元10的源极。在该状态下，首先，负电压(-9.3V)的第1控制电压被供给控制字线CWL。此时，在源极-浮动栅极之间施加约11.3V的电压，微量的FN隧道电流流动(实际上几乎不流动)。因此，浮动栅极的电荷量实质不变化。
然后，在源极电压被维持在6.0V的状态下，高电压(+9.5V)的第2控制电压被供给控制字线CWL。此时，源极-浮动栅极之间的电位差为约5.6V，FN隧道电流不流动。因此，存储单元10不被编程，浮动栅极的电荷量不变化。因此，在此情况下，写入前的存储单元的数据“1”被保持。
本实施方式的非易失性存储器具有以下优点。
(1)在存储单元阵列20的各存储单元10内设置有按各列单位相互分离的源极线SL。在写入时，第1和第2源极电压中的任何一方根据要写入的数据被施加给各源极线SL，负电压的第1控制电压被施加给控制字线CWL，之后，在维持各源极线SL的电压的状态下，施加高电压的第2控制电压。因此，各存储单元10根据施加给各自的源极线SL的电压而被擦除或者被编程。结果，由于可对与同一控制字线CWL连接的所有存储单元10进行一并写入(擦除/编程)，因而可飞跃性地提高1次写入处理中的带宽。
(2)由于可把与同一控制字线CWL连接的所有存储单元10一并同时写入，因而可缩短写入动作的时间。
(3)由于可把与同一控制字线CWL连接的所有存储单元10一并同时写入，因而可降低每一位的写入消耗电流。
(4)在本实施方式中，通过把要施加给源极线SL的电压设定在与数据“1”对应的高电压的第1源极电压，可把与同一控制字线CWL连接的所有存储单元一并擦除。
(5)在本实施方式中，通过把要施加给源极线SL的电压设定在与数据“0”对应的接地电压的第2源极电压，可把与同一控制字线CWL连接的所有存储单元一并编程。
(6)在把源极电压ARVSS(第1或第2源极电压)供给源极线SL的源极电压供给电路44中设置有将写入数据闩锁的闩锁电路44a，用于供给第2源极电压的高电压的电源被供给该闩锁电路44a。在该构成中，可使源极电压供给电路44无需电平移动器。
(7)由于存储单元10采用单层多晶硅结构来构成，因而在以小容量存储用途为对象的情况下，可减少处理步骤。
(8)存储单元10的编程利用在源极-沟道之间流动的FN隧道电流来把电子注入到浮动栅极15内。因此，与利用由雪崩击穿现象产生的热电子的情况相比，可减少编程时的消耗电流。
上述实施例也可以采用以下方式来实施。
·在写入时，可以首先把高电压的第2控制电压施加给控制字线CWL来实施编程，然后向该控制字线CWL施加负电压的第1控制电压来进行擦除。
·可以具体化为不具有选择字线的2层多晶硅结构(叠层型)的存储单元。在叠层型存储单元中，仅使用与控制栅极连接的1根字线(选择字线)，共享本实施方式的控制字线CWL和选择字线SWL。
·单层多晶硅结构的存储单元10可以是不具有选择晶体管12的2元件结构的单元。
·在本实施方式中，是把与同一控制字线CWL连接的所有存储单元10作为写入对象一并写入，然而也可以选择性写入。
权利要求
1.一种非易失性存储器，包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线；其特征在于，该非易失性存储器具有多个源极电压供给电路，该多个源极电压供给电路与所述各源极线连接，取得分别对应的存储单元的写入数据，根据该写入数据把第1源极电压和第2源极电压中的任何一方供给相关的源极线。
2.根据权利要求1所述的非易失性存储器，其特征在于，所述第1源极电压大于所述第2源极电压。
3.根据权利要求1或2所述的非易失性存储器，其特征在于，还包括一对基准单元，与所述字线连接，各自存储用于在读出时生成成为基准的电流的相互互补的一对数据。
4.根据权利要求3所述的非易失性存储器，其特征在于，所述一对基准单元分别与一对源极线连接；所述多个源极电压供给电路包括一对基准单元源极电压供给电路，该一对基准单元源极电压供给电路与和所述各基准单元连接的源极线连接，取得各自对应的基准单元的写入数据，根据该写入数据把所述第1源极电压和第2源极电压中的任何一方供给对应的基准单元。
5.根据权利要求1至4中任意一项所述的非易失性存储器，其特征在于，所述多个源极电压供给电路包括响应于根据写入地址所生成的解码信号来将所述写入数据闩锁的闩锁电路。
6.根据权利要求5所述的非易失性存储器，其特征在于，所述闩锁电路根据闩锁后的写入数据来输出所述第1源极电压和所述第2源极电压中的任何一方。
7.根据权利要求3至6中任意一项所述的非易失性存储器，其特征在于，还包括基准控制电路，该基准控制电路与所述一对基准单元连接，从所述一对基准单元中读出一对数据，根据该读出的一对数据生成所述一对基准单元的一对写入数据。
8.根据权利要求7所述的非易失性存储器，其特征在于，所述基准控制电路包括基准单元读出电路，在所述多个存储单元的写入时，在此之前从所述一对基准单元中读出一对数据，判定该读出的一对数据的极性并生成极性信号；以及基准单元写入数据发生电路，与所述基准单元读出电路连接，根据所述极性信号，生成具有分别与当前写入在所述一对基准单元内的一对数据相反的极性的、随后应写入的一对写入数据。
9.根据权利要求3至8中任意一项所述的非易失性存储器，其特征在于，所述一对基准单元的一对数据在所述多个存储单元的每次写入时被改写。
10.根据权利要求1至9中任意一项所述的非易失性存储器，其特征在于，还包括字线驱动器，与所述字线连接，把用于擦除的第1控制电压和用于编程的第2控制电压选择性供给所述字线。
11.根据权利要求10所述的非易失性存储器，其特征在于，所述第2控制电压具有比所述第1控制电压高的电压。
12.根据权利要求10或11所述的非易失性存储器，其特征在于，所述字线驱动器包括第1晶体管，在所述擦除时生成所述第1控制电压；第2晶体管，在所述编程时生成所述第2控制电压；以及信号生成电路，在所述擦除时把不超过该第1晶体管的耐压的栅电压供给所述第1晶体管的栅极。
13.根据权利要求1至12中任意一项所述的非易失性存储器，其特征在于，还包括选择字线，与所述多个存储单元连接，用于选择所述多个存储单元中的至少一个；所述多个存储单元各自具有单层多晶硅结构，并包括与所述字线连接的电容，与所述源极线连接的存储晶体管，以及与所述选择字线连接的选择晶体管。
14.根据权利要求13所述的非易失性存储器，其特征在于，所述选择字线包括第1选择字线和第2选择字线；在所述多个存储单元中，在所述字线方向相邻的2个存储单元各自共有与彼此的选择晶体管连接的位线，所述2个存储单元中的一个存储单元与第1选择字线连接，另一存储单元与第2选择字线连接。
15.根据权利要求5至12中任意一项所述的非易失性存储器，其特征在于，还包括选择字线，与所述多个存储单元连接，用于选择所述多个存储单元中的至少一个；所述一对基准单元各自具有单层多晶硅结构，并包括与所述字线连接的电容，与所述源极线连接的存储晶体管，以及与所述选择字线连接的选择晶体管。
16.根据权利要求15所述的非易失性存储器，其特征在于，所述选择字线是多根选择字线中的一根；所述一对基准单元与相互分离的位线连接，并与相互共用的选择字线连接。
17.一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线；其特征在于，该写入方法包括第1步骤，根据写入数据把第1源极电压和比所述第1源极电压低的第2源极电压中的任何一方供给所述多根源极线；第2步骤，在所述第1步骤后，把用于擦除的第1控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于编程的第2控制电压供给所述字线。
18.根据权利要求17所述的非易失性存储器的写入方法，其特征在于，所述第1源极电压大于所述第2源极电压。
19.根据权利要求17或18所述的非易失性存储器的写入方法，其特征在于，所述第2控制电压大于所述第1控制电压。
20.根据权利要求17至19中任意一项所述的非易失性存储器的写入方法，其特征在于，在所述第2步骤，仅对被施加有所述第1源极电压的存储单元进行擦除，在所述第3步骤，仅对被施加有所述第2源极电压的存储单元进行编程。
21.一种非易失性存储器的写入方法，该非易失性存储器包括字线；与所述字线连接的多个存储单元；以及分别与所述多个存储单元中的一个连接的多根源极线；其特征在于，该写入方法包括第1步骤，根据写入数据把第1源极电压和第2源极电压中的任何一方供给所述与各存储单元连接的源极线；第2步骤，在所述第1步骤后，把用于编程的控制电压供给所述字线；以及第3步骤，在维持在所述第1步骤供给各源极线的电压的状态下，在所述第2步骤后，把用于擦除的控制电压供给所述字线。
22.根据权利要求21所述的非易失性存储器的写入方法，其特征在于，所述第1源极电压大于所述第2源极电压。
23.根据权利要求21或22所述的非易失性存储器的写入方法，其特征在于，所述用于编程的控制电压大于所述用于擦除的控制电压。
24.根据权利要求21至23中任意一项所述的非易失性存储器的写入方法，其特征在于，在所述第2步骤，仅对被施加有所述第2源极电压的存储单元进行编程，在所述第3步骤，仅对被施加有所述第1源极电压的存储单元进行擦除。
25.根据权利要求17至24中任意一项所述的非易失性存储器的写入方法，其特征在于，所述第1步骤包括响应于根据写入地址所生成的解码信号来取得所述写入数据的步骤。
26.根据权利要求25所述的非易失性存储器的写入方法，其特征在于，所述第1步骤包括以字节单位取得所述写入数据的步骤。
27.根据权利要求17至26中任意一项所述的非易失性存储器的写入方法，其特征在于，被写入有用于在读出时生成成为基准的电流的相互互补的一对数据的一对基准单元与所述字线连接，该一对基准单元分别与相互分离的源极线连接；所述第1步骤包括根据写入数据把第1源极电压和第2源极电压中的任何一方供给与所述各基准单元连接的源极线的步骤；还包括在第1步骤后，在与通过实施所述第2和第3步骤来进行所述多个存储单元的写入的同时，进行对所述一对基准单元的写入的第4步骤。
28.根据权利要求27所述的非易失性存储器的写入方法，其特征在于，所述第4步骤包括生成所述一对基准单元的与当前写入在所述一对基准单元内的数据的极性相反的一对写入数据的步骤。
29.根据权利要求27或28所述的非易失性存储器的写入方法，其特征在于，所述第4步骤使用从所述一对基准单元中读出的一对数据来生成所述一对基准单元的写入数据。
30.根据权利要求29所述的非易失性存储器的写入方法，其特征在于，在所述第1步骤前，读出所述一对基准单元的一对数据。
31.根据权利要求17至30中任意一项所述的非易失性存储器的写入方法，其特征在于，所述多个存储单元具有单层多晶硅结构；使用隧道电流进行所述多个存储单元的擦除和编程。
32.根据权利要求27至30中任意一项所述的非易失性存储器的写入方法，其特征在于，所述一对基准单元具有单层多晶硅结构；使用隧道电流进行所述一对基准单元的擦除和编程。
全文摘要
一种能够对连接在同一字线上的多个存储单元进行一齐写入的非易失性存储器。在存储单元阵列(20)的各存储单元(10)内设置有按各列单位相互分离的源极线(SL)。在写入时，第1和第2源极电压中的任何一方根据要写入的数据被施加给各源极线(SL)。在负电压的第1控制电压被施加给字线(CWL)之后，在维持各源极线(SL)的电压的状态下，高电压的第2控制电压被施加给该字线(CWL)。因此，各存储单元(10)根据被施加给各个源极线(SL)的电压被擦除或者被编程。
文档编号G11C16/10GK1692450SQ20038010072
公开日2005年11月2日 申请日期2003年12月17日 优先权日2002年12月20日
发明者古山孝昭 申请人:富士通株式会社