专利名称：半导体存储器件及半导体集成电路的制作方法
技术领域：
本发明涉及半导体存储器件和半导体集成电路，特别涉及通过在场效应晶体管(FET)的浮置本体中聚集多数载流子存储信息的FBC[浮置本体单元(Floating Body Cell)]存储器。
背景技术：
随着由一个常规的晶体管和一个具有沟槽电容器和叠置电容器的电容器构成的DRAM单元变得越来越小，越来越难以制备DRAM单元。作为可以代替这种DRAM的存储器单元，现已提出通过在形成于绝缘体上硅(SOI)等之上的FET的浮置沟道本体中聚集多数载流子而存储信息的新存储单元，即FBC(参考日本未审专利申请No.2003-68877和2002-246571)。
FBC具有用于在沟道本体的顶部上形成沟道的主栅极和电容性地耦合在沟道本体底面上而形成的辅助栅极。
有一种形成在部分耗尽的SOI(PD-SOI)上的存储单元(参考日本专利特许公开No.2003-68877和2002-246571)，以及形成在完全耗尽的SOI(FD-SOI)上的存储单元(参考日本专利特许公开No.2003-31693)。后一存储单元是FBC，甚至适用于晶体管变得越来越小并且SOI的硅膜变得越来越薄的情况。
在FBC中，通常，沟道本体需要固定的容量，以便确保存储信号的量。一种选择是形成薄埋置氧化膜(BOX)并在沟道本体和衬底之间提供电容量的方法。正好位于FBC阵列下面的衬底电位需要为负电位，由此空穴可以聚集在沟道本体中。
然而，当外围电路中的一个晶体管、特别是外围电路中的一个PFET下面的衬底电位变为负电位时，由于埋置氧化膜很薄，因此PFET的背沟道导通，产生影响正常晶体管工作的问题。
另一方面，在FD-SOI上形成FBC时，当设置有存储器的外围电路和FBC存储器时，不清楚如何设计逻辑电路的晶体管。
特别是，当P型FET(PFET)和N型FET(NFET)形成在很薄的硅膜上并且衬底电压以正常方式设置为0V时，N型多晶硅栅极的PFET的阈值电压的绝对值太高，NFET变成耗尽型(场效应晶体管具有负阈值电压)，由此不可能实际使用。由于阈值电压的改变取决于硅膜的厚度，对于很薄的硅膜，硅膜厚度的微妙变化将导致阈值电压的大变化，并产生影响器件稳定工作的问题。
发明内容
根据本发明一个实施例的半导体存储器件包括经由埋置的绝缘层形成在衬底上的第一半导体层；FBC(浮置本体单元)，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过所述绝缘层与所述FBC分开，传送用于所述FBC的信号；第二半导体层，位于所述FBC下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置的绝缘膜的下面形成，其中所述第二和第三半导体层的电位设置成彼此不同。
此外，根据本发明一个实施例的半导体存储器件包括经由埋置的绝缘层形成在衬底上的第一半导体层；FBC(浮置本体单元)，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；以及形成在所述第一半导体层上的逻辑电路，通过所述绝缘膜与所述FBC分开，传送用于所述FBC的信号；其中所述逻辑电路下面的所述埋置绝缘膜的厚度厚于所述FBC下面的所述埋置绝缘层。
此外，根据本发明一个实施例的半导体存储器件包括经由埋置的绝缘膜形成在衬底上的第一半导体层；FBC(浮置本体单元)，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述FBC分开，传送用于所述FBC的信号；以及对应于所述FBC和所述逻辑电路，在所述埋置的绝缘膜内相互隔开地形成的多个多晶硅层或金属层。
此外，根据本发明一个实施例的半导体存储器件包括经由埋置的绝缘膜形成在衬底上的第一半导体层；具有在所述第一半导体层上相互隔开形成的PMOSFET和NMOSFET的CMOS电路；第二半导体层，位于所述PMOSFET下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述NMOSFET下面并与所述第二半导体膜隔开，沿所述埋置的绝缘膜的下面形成，其中所述第二和第三半导体层的电位设置得相互不同，其中所述PMOSFET和所述NMOSFET的背栅没有导通。
图1示出了根据本发明第一实施例的半导体存储器件的剖面图。
图2示出了半导体存储器件的剖面结构图，其中N扩散层11形成在FBC1下面并且P扩散层12形成在NFET2和PFET3下面。
图3示出了具有的结构与图1的结构不同的半导体存储器件的剖面图。
图4示出了具有的结构与图3的结构不同的半导体存储器件的剖面图。
图5示出了由NFET形成的FD-FBC(全耗尽的FBC)的特性模拟结果。
图6示出了形成在FD-SOI上的外围电路4中N型多晶硅栅极的NFET的特性模拟结果。
图7示出了NFET的滞后现象存在或不存在的图。
图8示出了NFET的滞后现象存在或不存在的图。
图9示出了NFET的滞后现象存在或不存在的图。
图10示出了NFET的滞后现象存在或不存在的图。
图11示出了形成在FD-SOI上的外围电路4中的N型多晶硅栅极的PFET3和P型多晶硅栅极的PFET3的特性模拟结果。
图12示出了PFET的滞后现象存在或不存在的图。
图13示出了PFET的滞后现象存在或不存在的图。
图14示出了PFET的滞后现象存在或不存在的图。
图15示出了PFET的滞后现象存在或不存在的图。
图16为半导体存储器件的剖面图，其中为FBC、NFET以及PFET中的每一个设置N扩散层。
图17示出了通过SOI晶片5形成的硅芯片的布局图。
图18示出了N扩散层11和布线层16之间的连接部分的剖面图。
图19示出了由焊盘提供板电压的例子。
图20示出了将板电压设置成芯片中产生的固定值的例子。
图21示出了VPL高于VCC＝2.0V，也就是，对应于PFET3区情况的电路图。
图22示出了图20中振荡器21的详细结构的电路图。
图23示出了筛选芯片时将板电压设置到适当值的一个例子的电路图。
图24示出了在自动调节芯片内板电压的情况下的电路图。
图25示出了在自动调节芯片内板电压的情况下的电路图。
图26示出了根据本发明半导体存储器件的第二实施例的剖面图。
图27为使用N衬底的半导体存储器件的剖面图，为图26的改型。
图28示出了图26的改型的剖面图。
图29示出了根据本发明半导体存储器件的第三实施例的剖面图。
图30示出了根据本发明半导体存储器件的第四实施例的剖面图。
图31示出了根据本发明半导体存储器件的第五实施例的剖面图。
图32示出了根据本发明半导体存储器件的第六实施例的剖面图。
图33示出了根据本发明半导体存储器件的第七实施例的剖面图。
图34示出了FBC1的沟道本体的浓度设置为NA＝1.0×1015cm-3、NFET2的沟道本体的浓度设置为NA＝5.0×1017cm-3、以及PFET3的沟道本体的浓度设置为ND＝5.0×1017cm-3时的剖面图。
图35示出了由P型或N型多晶硅或金属制成的板51、52以及53埋置在埋置氧化膜10中时的剖面图。
具体实施例方式
下面参考附图具体介绍根据本发明的半导体存储器件以及半导体集成电路。
第一实施例图1示出了根据本发明的半导体存储器件的第一实施例。通过形成FBC(浮置本体单元)1以及具有N型MOSFET(下文称做NFET)2和P型MOSFET(下文称做PFET)3的外围电路4得到图1的半导体存储器件，N型MOSFET2和P型MOSFET3通过部分耗尽的SOI(绝缘体上硅)板5上的绝缘层6相互隔开。
SOI板5具有形成在N型硅晶片(N晶片)7上的N型扩散层8、在部分N扩散层8中形成的P型扩散层9、以及形成在N扩散层8和P型扩散层9的顶面上的薄埋置氧化物膜10。在埋置氧化物膜10的顶面上，形成FBC1、NFET2以及PFET3。
P扩散层9形成在FBC1和NFET2下面。N晶片7和N扩散层8的电位Vsub等于2V，P扩散层9的电位VPL设置为0V。
图2示出了部分耗尽的SOI上的半导体存储器件的截面结构图，在部分耗尽的SOI中，N扩散层11形成在FBC1下面，P扩散层12形成在NFET2和PFET3下面。N扩散层11形成在部分P扩散层12中。在图2的半导体存储器件中，P扩散层12下面P晶片13和P扩散层12的电位Vsub设置为-1V，N扩散层8的电位VPL设置为-1V。
在图2中，P扩散层12的电位为负。因此，担心构成一部分外围电路4的PFET3的背沟道导通并发生错误操作。
另一方面，在图1的半导体存储器件中，P扩散层9设置在FBC1和NFET2中，N扩散层8设置在PFET3下面，P扩散层9设置为0V，N扩散层8设置为2V。因此，不必担心NFET2和PFET3的背栅会导通，并且不会发生错误操作。
图3示出了具有的结构与图1的结构不同的半导体存储器件的剖面图。在图3的部分耗尽的SOI上的半导体存储器件中，相互不同的N扩散层11和N扩散层14分别设置在FBC1和PFET3下面。在形成于P晶片13上的P扩散层12的一部分中，N扩散层11和14相互隔开形成。FBC1下面的N扩散层11的电位VPL设置为-1V，PFET3下面的N扩散层14的电位VPL设置为2V。
即使在图3的半导体存储器件中，也不必担心NFET2和PFET3的背栅会导通。
图4示出了具有的结构与图3的结构不同的部分耗尽的SOI上半导体存储器件的剖面图。在图4的半导体存储器件中，相互独立的N扩散层11、15以及14分别设置在FBC1、NFET2、以及PFET3下面。N扩散层11、15以及14相互分开地形成在P晶片13上，并设置为不同的电位。FBC1下面的N扩散层11的电位VPL设置为-1V，N扩散层15的电位VPL设置为0V，PFET3下面的N扩散层14的电位VPL设置为2V，P晶片13的电位Vsub设置为-1V。
甚至在图4的半导体存储器件中，也不必担心NFET2和PFET3的背栅会导通。
在图4中，同样用N晶片7代替P晶片13，用P扩散层代替N扩散层11、15以及14，可以得到类似的效果。此时，将P扩散层的电位设置得比图4中的高1V并将N晶片7的电位设置为3V就是足够的。
下面介绍表面上的硅层很薄的全耗尽SOI。
图5示出了NFET形成的FD-FBC(全耗尽的FBC)的特性模拟结果。在图5中，L＝0.07μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及沟道本体中的P型杂质浓度NA＝1.0×1015cm-3，栅极的材料为N型多晶硅。
从图5的模拟结果中，要增加其中存储数据“0”的FBC1的阈值电压Vth0与其中存储数据“1”的FBC1的阈值电压Vth1之间的电压差ΔVth，适当的是将约-2V的衬底电压Vsub的电压施加到在硅衬底和埋置的氧化膜10之间的界面中存在的N扩散层，其中掺杂了杂质使浓度变成1.0×1019cm-3以实现低电阻。
图6示出了形成在FD-SOI上的外围电路4中N型多晶硅栅极的NFET的特性模拟结果。在图6中，假设L＝0.15μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及NA＝1.0×1015cm-3。
图6以类似于图5的方式示出了衬底电压Vsub与NFET的阈值电压Vth之间的关系，NFET具有L＝0.15μm和W＝10μm，并具有存在于在硅晶片和埋置的氧化膜(BOX)10之间的界面中的N扩散层，其中掺杂了杂质使浓度变成1.0×1019cm-3以实现低电阻。当Vsub＝0V，由于晶体管为耗尽型(具有负阈值电压)，因此不能使用晶体管。因此，为了将阈值电压Vth设置为0.4到0.5V的优选值，Vsub需要被设置成约-1.0V到-1.2V。
在SOI上使用薄膜晶体管作为外围晶体管时，不仅需要注意阈值自身的绝对值，而且还要注意漏电流的滞后现象。
同样在硅膜厚或者沟道本体中杂质浓度高的PD-SOI上形成晶体管时，可以看到漏电流的这种滞后现象。对于PD-SOI，为防止滞后现象，提供接触固定沟道本体的电位就足够了。
另一方面，虽然据说FD-SOI上的晶体管中没有PD-SOI上晶体管中看到的滞后现象，但取决于衬底电位Vsub的值，存在多数载流子聚集在埋置的氧化膜10和衬底之间的界面上的可能性。结果可能发生滞后现象。
然而，在FD-SOI的晶体管中，与PD-SOI的情况中不同，不可能在沟道本体中形成接触以防止滞后现象，原因是在沟道本体中不存在电荷中性区。
因此，当改变衬底电位以调节形成在FD-SOI上的晶体管的阈值电压时，需要检查是否在衬底电位发生漏电流的滞后现象。
图7到10表示当漏电压由0V增加到1.5V并从1.5V降低到0V时，具有以上介绍结构的NFET2的漏电流中是否发生滞后现象。图7到10示出了Vsub分别为0V、-1.0V、-1.5V以及-2V时的滞后现象状态。
从图中，应该理解在-1.5V或更低的衬底电位Vsub处发生了滞后现象，晶体管特性变得不稳定。由于在阈值电压的设置中(Vth＝0.4到0.5V)Vsub设置为-1.0到-1.2V，因此应该理解在该范围内的晶体管中没有发生滞后现象并且晶体管工作稳定。
图11示出了形成在FD-SOI上的外围电路4中的N型多晶硅栅极PFET3和P型多晶硅栅极PFET3的特性模拟结果。在图11中，假设L＝0.2μm，tox＝50(＝5×10-7cm)，tsi＝100(＝10-6cm)，tBOX＝100(＝10-6cm)以及ND(沟道本体中N型杂质的浓度)＝5.0×1016cm-3。以类似于FBC1的方式，假设其中杂质掺杂到1.0×1019cm-3以便获得低电阻的N型扩散层被提供在硅晶片和埋置的氧化膜(BOX)10上。
图11示出了在外围电路4中PFET3的阈值电压与衬底电压Vsub的关系。在N型多晶硅栅极PFET3的情况中，当Vsub＝0V时，阈值电压为-1.2V，使用起来太高。另一方面，在P型多晶硅栅极的PFET3的情况中，应该理解在0V或更高的电压Vsub，Vth值很合适。应该注意Vsub＝0表示PFET3的源电位(具有较高电位的源或漏)。
同样当为PFET3时，以类似于NFET2的方式，在漏电流中可能会发生滞后现象。因此，需要确保滞后现象不会发生在设置的衬底电位范围内。
图12到15表示在PFET3中是否会发生滞后现象，并且分别示出了Vsub＝-1V、0V、1V以及2V的情况。
如图12到15所示，在结构的PFET3中，只有当Vsub＞1V时发生滞后现象，由此在P型多晶硅PFET3的阈值电压设置中(Vth＝-0.7到-0.3V)，Vsub设置得等于或高于0(Vsub＞0V)。应该理解当在从0V到1V的范围内调节Vsub时，在晶体管中没有发生滞后现象，并且晶体管工作稳定。
通过以上过程确定FBC1、NFET2以及PFET3的最佳板电位之后，为了将板电压施加到相同衬底上的SOI晶体管，要考虑图16中所示的衬底结构。
在图16的半导体存储器件中，用于实现低电阻的N扩散层11、15和14形成在FBC1、NFET2以及PFET3下面的衬底与埋置氧化膜10之间的边界中，N扩散层11、15和14相互隔开。对于N扩散层11、15和14，施加以上介绍的最佳衬底电位，此时为板电位VPL。
在图16中，对于FBC1下面的N扩散层，VPL设置为-2V，对于NFET2下面的N扩散层，VPL设置为-1V，对于PFET3下面的N扩散层，VPL设置为2.5V。在这些电位中，P型衬底设置为最低值，以防止PN结正向偏置和流过大电流。此时，Vsub设置为-2V。通过这样设置，在衬底和N扩散层之间存在的所有PN结都反偏，由此没有流过大电流。
图17示出了由SOI晶片5形成的硅芯片的布局图。图17中的照相铜版(halftone)区为在埋置的氧化膜10下面形成的N扩散层11、15和14的区域。在施加了-2V的VPL的中心有四个FBC1。在每个相邻FBC1区之间的三个位置中，NFET2区和PFET3区形成条形。-1V的VPL和2.5V的VPL分别施加到NFET2区和PFET3区。NFET2区和PFET3区环绕单元阵列形成。
图18示出了N扩散层11和布线层16之间的连接部分。如图所示，布线层16形成在SOI晶片5上。经由从SOI晶片5的表面穿过埋置的氧化膜10延伸的接触18连接布线层16和N扩散层11。
有四种方式将板电位VPL施加到N扩散层11；(1)从芯片外部施加板电位VPL的情况，(2)板电位VPL在芯片中产生的情况，(3)实现在筛选芯片时能够将板电位VPL调节到适当的值、并对该适当值编程的装置的情况；以及(4)在芯片中可以自动调节板电位VPL的情况。
在情况(1)中，如图19所示，由对应于每个N扩散层的焊盘19施加对应的板电压VPL。
图20示出了情况(2)的电路图。电路用在VPL低于GND，即对应于NFET2区的情形下。图20的电路具有串联连接的运算放大器20、振荡器21、电容器C1、二极管D1和D2、以及电阻器R和r。二极管D1和D2在GND和VPL之间串联连接。电容器C1在振荡器21的输出端与二极管D1和D2之间连接，在电阻器R和r的连接点处的电压连接到运算放大器20的正输入端。VPL高于2.0V的VCC时，对应于PFET3区的电路图显示在图21中。
图22示出了图20和21中振荡器21的详细结构。振荡器21为具有CMOS结构的环形振荡器21，其中每个具有PMOS晶体管和NMOS晶体管的奇数个反相器IV1到IV5串联并且在最后一级的反相器IV5的输出反馈到第一级的反相器IV1的输入。NMOS晶体管Q1连接在第一级的反相器IV1的NMOS晶体管和地端子之间。通过输入到NMOS晶体管Q1栅极的使能信号，可以控制环形振荡器21的振荡/停止。
图23为对应于情况(3)的电路图。图23的电路具有运算放大器20、振荡器21、电容器C1、二极管D1和D2、电阻器r1到r4和R、熔丝器件f1到f4。串联连接的熔丝器件f1和电阻器r1，串联连接的熔丝器件f2和电阻器r2，串联连接的熔丝器件f3和电阻器r3，以及串联连接的熔丝器件f4和电阻器r4相互并联连接。每个熔丝器件f1到f4的一端连接到电阻器R，每个电阻器r1到r4的一端连接到VPL。
如果需要，可以用激光熔断熔丝器件f1到f4，以选择电阻器r1到r4，由此根据方程(1)可以调节VPL。
VPL＝{(R+r)VREF-rVcc}/R…(1)其中r表示选择至少一个电阻器r1到r4时的组合电阻。
图24和25为情况(4)时的电路图。图24为对应于FBC1和NFET2的电路图。图25为对应于PFET3的电路图。
在图24和25的每一个中，提供运算放大器20、振荡器21、电容器C1、二极管D1和D2以及电阻器r。VPL施加到图24中的FBC1或NFET2的板。VPL施加到图25中PFET3的板。
在图24和25的每一个中，通过将VPL施加到板监测每个晶体管的阈值电压，通过阈值电压可以改变VPL自身。
以此方式，即使当各芯片中的硅膜厚度tsi和栅极绝缘膜tox变化并且阈值电压偏离设计值时，反馈回路功能和阈值可以自动地设置为设计值。
反馈回路中的MOSFET的板需要与其它的隔开，原因是由于板电容太大，反馈回路的时间常数太高，它需要很多时间将阈值电压设置为适当的设置值，往往会发生振荡现象。对于具有薄硅层的FD-SOI，晶片之中硅层的厚度tsi变化作用在阈值电压上的影响很大，由此调节功能很重要。
衬底电位Vsub设置为用于FBC、NFET和PFET的三种电位VPL中的最低电位。
如上所述，在第一实施例的一个例子中，N扩散层14提供在PFET3下面，P扩散层12提供在NFET2下面。并且三种扩散层分别偏置到适当的电压。因此，可以可靠地关断NFET2和PFET3的背沟道。同样在FBC1设置在其中埋置氧化物膜(BOX)10很厚的PD-SOI上的情况中，可以允许外围电路4稳定地工作。
在随着SOI晶体管变得越来越精细并且使用FD-SOI时，硅膜厚度降低的情况下，FBC1和CMOS电路可以在最佳的操作条件下工作。根据实施例，由制备工艺中的波动造成的FD-SOI晶体管的阈值电压的变化可以自动地调节。可以确保不仅FBC1而且CMOS电路的稳定操作。
(第二实施例)根据第二实施例，与第一实施例不同，通过P扩散层可以施加FBC1、NFET2以及PFET3的板电位。
图26示出了根据本发明半导体存储器件的第二实施例的剖面图。图26的半导体存储器件具有形成在P型晶片13的整个面上的N扩散层(N型阱)31，以及相互隔开的在N扩散层31中形成的多个P扩散层32、33以及34。对应于FBC1、NFET2以及PFET3分别提供P扩散层32、33和34。向P扩散层32、33和34提供板电位。
由于N型硅的功函数和P型硅的功函数之间的差异(1V)影响，要提供与图16相同的晶体管特性，施加到P扩散层32、33和34的每个电位比图16中对应的电位高1V。将施加到P扩散层32到34的电位中最高的电位0V或负电位施加到N扩散层31。不需要将电位施加到P晶片13并且足以浮置电位。
图27示出了使用N型晶片7的图26的改型。在图27中，P型扩散层41形成在N型晶片7的顶面上。在P扩散层41的顶面上，N扩散层40、42以及43相互隔开形成。分别对应FBC1、NFET2以及PFET3提供N扩散层40、42以及43。
图28示出了图26的改型剖面图，示出了使用N型晶片7代替P型晶片13的一个例子。同样在图28的例子中，可以采用将衬底偏压施加到FBC1、外围NFET2以及外围PFET3的每一个的以下方法(1)到(4)。
(1)从芯片外部施加衬底偏压。(2)施加在芯片中产生的固定值。(3)在筛选芯片并编程时将衬底偏压调节到适当的值。(4)在芯片中衬底偏压被自动调节。
衬底电位Vsub设置为用于FBC1、NFET2以及PFET3的三种电位VPL之中的最高电位。
(第三实施例)
在第三实施例中，FBC1的板电位由P扩散层给定，NFET2和PFET3的板电位由N扩散层给定。
图29示出了根据本发明的半导体存储器件的第三实施例的剖面图。半导体存储器件具有形成在P型晶片13以及N扩散层42和43的整个顶面上的P扩散层41，形成在P扩散层41上的N扩散层42和43相互隔开。N扩散层42形成在NFET2下面，N扩散层43形成在PFET3下面。相同的电位施加到P型晶片13以及P扩散层41。
由于P型硅的功函数和N型硅的功函数之间约1V的差异影响，在图29中时，比图16中高1V的电位施加到P型晶片13，由此实现了具有基本上相同特性的FBC1。因此，在图29中，为实现与图16中的FBC1中具有相同特性的FBC1，要施加-1V的电压Vsub。
对于该实施例也同样，通过下面的方法可以施加用于FBC1、外围NFET2以及外围PFET3的衬底偏压；(1)从芯片外部施加衬底偏压；(2)施加芯片中产生的固定值，(3)在筛选芯片并编程时将衬底偏压调节到适当的值，(4)在芯片中衬底偏压被自动调节。
衬底电位Vsub设置为用于FBC1、NFET2以及PFET3的三种电位VPL之中的最低电位。
(第四实施例)在第四实施例中，FBC1和NFET2的板电位由P扩散层给定，PFET3的板电位由N扩散层给定。
图30示出了根据本发明的半导体存储器件的第四实施例的剖面图。图30的半导体存储器件具有形成在N型晶片7、多个P扩散层44和45的整个顶面上的N扩散层8，P扩散层44和45相互隔开地形成在部分N扩散层8内。P扩散层44形成在FBC1下面，P扩散层45形成在NFET2下面。
将2.5V的Vsub施加到N型晶片7，P扩散层44设置为-1V的VPL，P扩散层45设置为0V的VPL。
同样在第四实施例中，通过下面的方法可以施加用于FBC1、外围NFET2以及外围PFET3的衬底偏压；(1)从芯片外部施加衬底偏压；(2)施加芯片中产生的固定值，(3)在筛选芯片并编程时将衬底偏压调节到适当的值，(4)在芯片中衬底偏压被自动调节。
衬底电位Vsub被设置为用于FBC1、NFET2以及PFET3的三种电位VPL之中的最高电位。
(第五实施例)第五实施例涉及使用具有厚硅层的PD-SOI晶片5的情况。
图31示出了根据本发明半导体存储器件的第五实施例的剖面图，并示出了FBC1中埋置氧化物膜10的厚度与外围电路4中的不同的一个例子。
图31的半导体存储器件具有形成在P型晶片顶面上的埋置氧化膜10，以及对应于FBC1的位置形成的N扩散层11。仅在部分外围电路4中埋置氧化膜10形成得厚。
由于部分外围电路4中的埋置氧化膜10形成得厚，即使P型晶片设置为-1V，也不必担心PFET3的背沟道导通。
同样在第五实施例中，通过下面的方法可以施加用于FBC1、外围NFET2以及外围PFET3的衬底偏压；(1)从芯片外部施加衬底偏压；(2)施加芯片中产生的固定值，(3)在筛选芯片并编程时将衬底偏压调节到适当的值，(4)在芯片中衬底偏压被自动调节。
衬底电位Vsub设置为用于FBC1、NFET2以及PFET3的三种电位VPL之中的最低电位。
(第六实施例)在第六实施例中，在使用具有厚硅层的PD-SOI晶片5时，所有的器件可以设置为相同衬底偏置。
图32示出了根据本发明的半导体存储器件的第六实施例的剖面图。图32的半导体存储器件具有形成在P型晶片整个顶面上的P扩散层41，以及形成在P扩散层41的顶面上的埋置氧化膜10。仅在部分外围电路4中埋置氧化膜10形成得厚。
(第七实施例)在第七实施例中，FBC部分形成在FD-SOI上，外围电路部分在PD-SOI上。
图33示出了根据本发明半导体存储器件的第七实施例的剖面图。图33的半导体存储器件的外围电路部分的基本结构与图31的相同，FBC1的沟道本体的浓度NA等于1.0×1015cm-3，NFET2的沟道本体的浓度NA等于5.0×1017cm-3，PFET3的沟道本体的浓度NB等于5.0×1017cm-3。
通过FD-SOI形成FBC1，然而通过PD-SOI形成外围电路4中的NFET2和PFET3。BOX在FBC1阵列部分中形成得薄并且在外围电路4部分中形成得厚。
具有了该结构，外围电路4的晶体管特性不取决于衬底电位，并且对于FBC1的板电位，可以通过N扩散层施加-2V。
可选地，也可以使用图34所示的剖面结构代替图33中所示的结构。在图34中，基本结构与图33相同。FBC1的板电位由P型扩散层给定，Vsub等于-1V。
在以上实施例中，介绍了一组VCC(＝2.0V)和VSS(＝0V)用做外围电路4的电源电压的情况。本发明还适用于提供了多组电源电压的情况。此时，采用其中埋置氧化膜(BOX)10下的扩散层对于每个电源电压隔开并且施加最佳电压的结构就足够了。
在以上实施例中，通过埋置氧化膜(BOX)10下面的扩散层施加电位。然而，本发明不限于该结构。例如，可以通过注入了N型杂质或P型杂质的多晶硅层施加电压。
此外，如图35所示，还可以将由P型或N型多晶硅或金属制成的板51、52和53埋置在埋置氧化膜10中并施加电位。在图35的例子中，将-2V的VPL施加到FBC1下面的N型多晶硅制成的板51，-1V的VPL施加到NFET2下面的板52，2.5V的VPL施加到PFET3下面的板53。
可以基于阵列单元设置FBC1下的板51。可选地，实施例还可以应用到具有沿每个字线提供板的双栅极结构的FBC1。
虽然在以上每个实施例中介绍了具有FBC1的半导体存储器件，但是本发明也适用于不具有FBC1的半导体集成电路。
权利要求
1.一种半导体存储器件，包括经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对侧处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。
2.根据权利要求1的半导体存储器件，其中所述逻辑电路为具有PMOSFET和NMOSFET的CMOS电路，所述第二半导体层位于所述浮置本体单元和所述NMOSFET下面；以及所述第三半导体层位于所述PMOSFET下面。
3.根据权利要求1的半导体存储器件，其中所述逻辑电路为具有PMOSFET和NMOSFET的CMOS电路，所述第三半导体层具有相互隔开形成的第四和第五半导体层；并且所述第四半导体层位于所述PMOSFET下面，并形成在所述埋置绝缘膜的底面上；所述第五半导体层位于所述NMOSFET下面，并形成在所述埋置绝缘膜的底面上；并且所述第二、第四和第五半导体层被设置成电位彼此不同。
4.根据权利要求3的半导体存储器件，其中所述衬底为p型；并且所述第二、第四和第五半导体层为n型。
5.根据权利要求3的半导体存储器件，其中所述衬底为n型；并且所述第二、第四和第五半导体层为p型。
6.根据权利要求3的半导体存储器件，其中所述衬底为p型；并且所述第二、第四和第五半导体层为p型。
7.根据权利要求3的半导体存储器件，其中所述衬底为n型；并且所述第二、第四和第五半导体层为n型。
8.根据权利要求3的半导体存储器件，其中所述第五半导体层的电位设置为在所述NMOSFET的漏电压和漏电流之间不会发生滞后现象的电位。
9.根据权利要求3的半导体存储器件，其中所述第四半导体层的电位设置为在所述PMOSFET的漏电压和漏电流之间不会发生滞后现象的电位。
10.根据权利要求1的半导体存储器件，还包括从外部设置所述第二和第三半导体层电压的电压设置端。
11.根据权利要求1的半导体存储器件，还包括基于芯片中产生的内部电压分别设置所述第二和第三半导体层电压的电压产生电路。
12.根据权利要求1的半导体存储器件，还包括多个熔丝电路，所述熔丝电路在多个备选电压中选择一个电压作为所述第二和第三半导体层的电压。
13.根据权利要求1的半导体存储器件，还包括自动调节电路，所述自动调节电路通过设置所述浮置本体单元和所述外围电路的板电压为所述第二和第三半导体层的电压，监测所述浮置本体单元和所述外围电路的阈值电压，并基于监测的结果将所述第二和第三半导体层的电压调节到设计的电压。
14.根据权利要求13的半导体存储器件，其中所述自动调节电路具有监测所述阈值电压的监测晶体管，它的板与其它电路的板隔开。
15.根据权利要求1的半导体存储器件，其中所述第二和第三半导体层的至少一个由多晶硅制成。
16.一种半导体存储器件，包括经由埋置的绝缘膜形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过所述绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；其中所述逻辑电路下面的所述埋置绝缘膜的厚度厚于所述浮置本体单元下面的所述埋置绝缘膜的厚度。
17.一种半导体存储器件，包括经由埋置的绝缘膜形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过所述绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；其中所述浮置本体单元的第一半导体层比所述逻辑电路的第一半导体层薄。
18.根据权利要求16的半导体存储器件，其中所述逻辑电路的沟道区的杂质高于所述浮置本体单元的沟道区。
19.一种半导体存储器件，包括经由埋置的绝缘膜形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过所述绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；以及对应于所述浮置本体单元和所述逻辑电路，在所述埋置绝缘膜内相互隔开地形成的多个多晶硅层或金属层。
20.一种半导体集成电路，包括经由埋置的绝缘层形成在衬底上的第一半导体层；具有在所述第一半导体层上相互隔开形成的PMOSFET和NMOSFET的CMOS电路；第二半导体层，位于所述PMOSFET下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述NMOSFET下面并与所述第二半导体层隔开，沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同，其中所述PMOSFET和所述NMOSFET的背沟道没有导通。
21.根据权利要求20的半导体集成电路，其中所述衬底为p型；并且所述衬底设置为不大于所述第二和第三半导体层的给定电位中的较低电位。
22.根据权利要求20的半导体集成电路，其中所述衬底为n型；并且所述衬底设置为不小于所述第二和第三半导体层的给定电位中的较高电位。
23.根据权利要求20的半导体集成电路，还包括将所述第二或第三半导体层的电压调节到设计电压的自动调节电路，其中所述自动调节电路具有监测在反馈回路插入的阈值电压的监测晶体管，所述PMOSFET和所述NMOSFET中的至少一个提供板电位。
24.根据权利要求20的半导体集成电路，其中所述监测晶体管的板节点与其它电路的板隔开。
全文摘要
根据本发明的半导体存储器件包括经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。
文档编号G11C11/403GK1577871SQ20041006177
公开日2005年2月9日 申请日期2004年6月30日 优先权日2003年6月30日
发明者大泽隆 申请人:株式会社东芝