专利名称：半导体存储器件和存储器系统的制作方法
技术领域：
本发明涉及半导体存储器件和存储器系统，它们特别适用于伪静态随机访问存储器(pseudo-SRAM)。
背景技术：
伪SRAM是半导体存储器件之一，其中用于存储数据的存储单元是由和DRAM(动态随机访问存储器)相同的单元组成的，而它的外部接口与SRAM相互兼容。伪SRAM具有与SRAM相比，以更低的位开销实现更大容量的DRAM特性，并且具有和SRAM一样的可用性，因此实现了系统设计的容量和便利性的提高。例如，低功率(低功耗)的伪SRAM被用作蜂窝电话的存储器(RAM)。
图1是示出常见的伪SRAM 101的组成的框图。伪SRAM 101具有存储单元阵列102、阵列控制电路103、刷新控制电路104、芯片控制电路105、地址译码器106、数据信号控制电路107和接口电路108。
存储单元阵列102由多个在行方向和列方向上排列为阵列形式的存储单元组成。每个存储单元都是和上述DRAM中一样的1T-1C类(单晶体管单电容器类型)存储单元。阵列控制电路103对存储单元阵列102中的存储单元执行数据读操作、数据写操作和刷新操作。
刷新控制电路104输出刷新操作的请求，以根据包括其中的定时器值来保持存储在存储单元中的数据。
芯片控制电路105对来自外部的命令(外部命令)CMD进行译码，所述命令是经由接口电路108提供的，并且芯片控制电路105将基于译码结果的控制信号和来自刷新控制电路104的刷新请求输出到阵列控制电路103。命令CMD由芯片使能信号/CE、地址有效信号/ADV、输出使能信号/OE和写使能信号/WE组成(附加在每个信号的标号前面的“/”表示该信号是负逻辑的)。
芯片控制电路105通过命令CMD和刷新请求来执行访问请求(数据读写)的仲裁。在这种仲裁中，在先生成的请求被优先处理。
地址译码器106对经由接口电路108提供的、来自外部的地址信号ADD进行译码，并将译码结果输出到阵列控制电路103。
数据信号控制电路107在根据外部命令而执行的读写操作中，控制存储器的内部和外部之间的数据发送和接收。
用于同步命令CMD和数据信号DQ的输入输出定时的时钟信号CLK从外部被输入到接口电路108中，并被提供给伪SRAM 101中的每个功能部件。
图2是用于解释常见的伪SRAM中的操作(数据读操作)的时序图。在图2中，“内核操作”是指对存储单元阵列102的选择操作，换言之，由阵列控制电路103对存储单元阵列102执行的操作。“外围操作”是指存储单元阵列102(阵列控制电路103)的外围电路的操作，所述外围电路例如包括芯片控制电路105和数据信号控制电路107。
首先，在时刻T51，将器件(伪SRAM)带入工作状态的芯片使能信号/CE、指示地址信号ADD有效的地址有效信号/ADV、以及输出使能信号/OE变为“L”。芯片控制电路105译码这个命令CMD，并且确定来自外部的访问请求是数据读操作RD(A)。地址译码器106取入地址信号ADD并对其进行译码。
然而，如果来自刷新控制电路104的刷新请求是在接收到来自外部的访问请求的时刻T51之前生成的，那么在存储单元阵列102中执行刷新操作REF(时刻T52)。从刷新操作REF结束时的时刻T53开始，在存储单元阵列102中执行数据读操作RD(A)，对应于地址译码器106中译码结果的存储单元的数据(1A)、(2A)和(3A)并顺序读出并以数据信号DQ的形式输出。
当芯片使能信号/CE在时刻T54变为“H”时，芯片控制电路105向阵列控制电路103指示数据读操作RD(A)的终止。藉此结束在存储单元阵列102中的数据读操作RD(A)(时刻T55)。
当芯片使能信号/CE和地址有效信号/ADV在时刻T55变为“L”时，芯片控制电路105在这个时候对命令CMD进行译码，并且确定来自外部的访问请求是数据读操作RD(B)。地址译码器106取入地址信号ADD并对其进行译码。
在从时刻T55开始的刷新进入期间(refresh entry term)TREN已经过去的时刻T56，在存储单元阵列102中执行数据读操作RD(B)，并且以数据信号DQ的形式输出数据(1B)、(2B)、(3B)、(4B)和(5B)。刷新进入期间TREN总是设置在根据外部访问请求的数据读写操作之间，以便在刷新请求生成时，可以在存储单元阵列102中执行刷新操作。
此后，和数据读操作RD(A)中一样，芯片使能信号/CE在时刻T57变为“H”，从而结束在存储单元阵列102中执行的数据读操作RD(B)(时刻T58)。
图3是用于解释常见的伪SRAM的操作(数据写操作)的时序图。图3中所示的数据写操作与图2中所示的数据读操作的不同之处仅仅在于以下方面写使能信号/WE设为“L”并且输出使能信号/OE保持为“H”，以及被提供为数据信号DQ的数据(1A)到(3A)和(1B)到(5B)都被写入存储单元，而在其他方面都与图2中所示的数据读操作相同(时刻T61到T68分别对应于T51到T58)。因此，这里省略对数据写操作的解释。
如图2和图3所示，在常见的伪SRAM中完成了数据读操作、数据写操作等。
近年来，与视频数据等相关的大容量、实时数据通信开始出现，用作包括蜂窝电话等在内的数据通信装置的存储器的伪SRAM需要更高速地运行。
日本在先公开专利申请No.平11-16346。
国际申请公开No.WO 98/56004。
然而，在常见的伪SRAM中，总是按照图2和3中所示来提供刷新进入期间TREN，因此，与来自外部的访问请求相关的访问时间被指定为包括在假设刷新请求在先发生的情况(这是最坏的情形)下的延迟(latency)。从接收到来自外部的访问请求(命令)开始到数据输入输出为止的一系列操作被执行，使得对应于下一次访问请求的一系列操作在对应于本次访问请求的一系列操作之后才开始，即，总是只执行对应于一次访问请求的处理。
作为加快伪SRAM中运行速度的一种方法，可以考虑下述方法，即通过缩短延迟(如图4A所示)，从而减少来自外部的访问时间。然而，如果缩短了延迟，那么就缩短了应来自外部的访问请求而进行的数据读写操作之间的时间间隔TC，而且恐怕无法确保与刷新进入期间TREN相对应的期间。即，当延迟被缩短时，如果发生了刷新请求，则在应来自外部的访问请求而进行的数据读写操作之间无法执行刷新操作，并且存储在存储器中的数据恐怕会丢失。
作为加快伪SRAM中运行速度的另一种方法，考虑这样一种方法，即如图4B所示，多路复用来自外部的访问请求。然而，如果在执行数据读操作RD(A)时请求了数据读操作RD(B)(如图4B所示的时刻T91)，那么在这一时刻，被取入并译码的是与数据读操作RD(B)相关的地址信号ADD。因此，地址译码器106中的译码结果发生改变，并且选择了不同的存储单元。由此，如果在数据读操作RD(A)期间请求了数据读操作RD(B)，则无法准确地识别出来自外部的访问请求，并且无法保证从这一时刻输出正确的数据(在图4B所示的示例中的数据(3A))。对数据写操作而言也是一样。
发明内容
本发明的目的是实现对半导体存储器件的访问操作的加速。
本发明的半导体存储器件具有一个包含多个存储单元的存储单元阵列，请求与所述存储单元阵列相关的刷新操作的刷新请求电路，译码与从外部提供的对所述存储单元阵列的外部访问请求相关的信息、并根据译码结果和刷新请求指示所述存储单元阵列中所要执行的操作的处理电路，基于所述指示对所述存储单元阵列执行操作的阵列控制电路，以及保存与所述外部访问请求相关的信息的译码结果的寄存器。
根据上述组成，即使一次外部访问请求是在阵列控制电路在存储单元阵列中执行对应于另一次外部访问请求的操作时接收的，那么也将在处理电路中独立并且平行于阵列控制电路所进行的处理，来译码与所接收的外部访问请求相关的信息，并将它的结果保存在所述寄存器中，因而来自外部的访问请求可被多路复用，并且可以由处理电路和阵列控制电路来实现流水线化操作。当在对应于第一外部访问请求的操作之后，指示执行与多重(in multiple)输入的第二外部访问请求相对应的操作时，所生成的刷新请求保持在待用状态(on standby)，因而可以顺序地执行对应于外部访问请求的操作，而不必提供刷新进入期间，并且可以实现访问操作的加快，而不会引起任何问题。
本发明的半导体存储器件具有其中安放了多个存储单元的存储单元阵列，向外部输出请求刷新操作的刷新请求信号的刷新请求电路，译码与对所述存储单元阵列的外部访问请求相关的信息、并且基于译码结果来指示在存储单元阵列中所要执行的操作的处理电路，以及基于来自处理电路的指示对所述存储单元阵列执行操作的阵列控制电路。所述外部访问请求包括刷新执行请求，它是对刷新请求信号的响应。
根据上述组成，对存储单元阵列的操作，包括刷新操作在内，都仅仅是由外部访问请求来请求的。因此，不必提供刷新进入期间，并且对存储单元阵列的访问操作所需的时间，例如延迟和写周期时间都可被缩短。当提供了用于保存由处理电路给出的、与外部访问请求相关的信息的译码结果的寄存器时，可以由处理电路和阵列控制电路按照流水线化操作来执行与外部访问请求相关的操作。
图1是示出常见的伪SRAM的组成的框图；图2是示出常见的伪SRAM的数据读操作的时序图；图3是示出常见的伪SRAM的数据写操作的时序图；图4A和4B是用于解释伪SRAM中的问题的图；
图5是示出根据本发明第一实施方式的半导体存储器件的组成实施例的图；图6A是示出刷新执行控制部分的电路组成实施例的图；图6B是示出图6A中所示的刷新执行控制部分的操作的时序图；图7是示出流水线执行控制部分的电路组成实施例的图；图8是示出命令执行控制部分的组成实施例的图；图9是示出寄存器的电路组成实施例的图；图10是示出阵列控制电路的组成实施例的图；图11A是示出存储单元阵列中的存储单元及其外围电路的电路组成实施例的图；图11B是示出与存储单元相关的数据读顺序的图；图12是示出根据第一实施方式的半导体存储器件的操作实施例的时序图；图13是示出根据第一实施方式的另一种半导体存储器件的操作实施例的时序图；图14是示出根据本发明第二实施方式的半导体存储器件的组成实施例的框图；图15是示出将根据第二实施方式的半导体存储器件应用其中的存储器系统的组成实施例的框图；图16A到16C是用于解释第二实施方式中的刷新操作的图；图17A和17B是示出根据第二实施方式的半导体存储器件的命令实施例的图；图18是示出根据第二实施方式的半导体存储器件的操作实施例的时序图；图19是示出根据第二实施方式的半导体存储器件的另一个操作实施例的时序图；图20是示出根据本发明第三实施方式的半导体存储器件的基本组成的实施例的框图；图21A和21B是用于解释第三实施方式中的芯片控制电路的图；
图22是用于解释第三实施方式中的地址译码器的图；图23A是用于解释第三实施方式中的刷新地址控制电路的图；图23B是用于解释刷新地址控制电路中的刷新地址确定方法的图；图24是用于解释根据第三实施方式的半导体存储器件的操作的图；以及图25是示出根据第三实施方式的半导体存储器件的命令实施例的图。
具体实施例方式
下面将基于附图来解释本发明的各种实施方式。
-第一实施方式-图5是示出根据本发明第一实施方式的半导体存储器件1A的组成实施例的框图。
半导体存储器件1A是一个伪SRAM，并且具有刷新定时器2A、芯片控制电路3A、地址译码器4、数据信号控制电路5、阵列控制电路6、存储单元阵列7和接口电路8A。
刷新定时器2A使用计时(clocking)设备例如计数器来计时，并且每当过去了预定的时间段，就向芯片控制电路3A输出刷新请求信号REFR。刷新定时器2A对应于本发明中的刷新请求电路。刷新请求信号REFR是这样一个信号，其请求刷新操作，以保持存储在存储单元阵列7中每个存储单元中的数据。
芯片控制电路3A具有刷新(REF)执行控制部分9、流水线执行控制部分10、命令(CMD)执行控制部分11和命令寄存器12。芯片控制电路3A对半导体存储器件1A中的每个电路的操作进行集中控制。
更具体地说，芯片控制电路3A具有未示出的译码器，并且经由接口电路8A向其提供来自外部的命令(外部命令)CMD，由芯片控制电路3A对所述命令进行译码。接下来，芯片控制电路3A基于命令CMD的译码结果以及来自刷新定时器2A的刷新请求信号REFR，向阵列控制电路6输出控制信号。芯片控制电路3A在由外部命令CMD传送的与数据读/写相关的访问请求和由刷新请求信号REFR传送的刷新请求之间进行仲裁(仲裁处理)。
命令寄存器12是芯片控制电路3A中用于保存通过译码提供自外部的命令CMD而获得的译码结果的寄存器。
刷新执行控制部分9、流水线执行控制部分10和命令执行控制部分11将随后描述。
地址译码器4译码经由接口电路8A而提供的、来自外部的地址信号ADD，并向阵列控制电路6输出基于译码结果的选择地址信号。地址译码器4具有地址寄存器13，其用于保存通过译码地址信号ADD而获得的译码结果。分别保存在地址寄存器13和命令寄存器12中的译码结果与来自外部的同一个访问请求有关。基于触发信号Trig，同步地输出保存在命令寄存器12和地址寄存器13中的译码结果。
本发明的处理电路由芯片控制电路3A和地址译码器4组成。
数据信号控制电路5在根据来自外部的命令CMD所进行的对存储单元阵列7的数据读写操作中，控制着数据信号DQ在半导体存储器件1A的内部和外部之间经由接口电路8A的发送和接收。
阵列控制电路6基于从芯片控制电路3A提供的控制信号和从地址译码器4提供的选择地址信号，执行与存储单元阵列7中的存储单元相关的数据读操作、数据写操作和刷新操作。
存储单元阵列7具有在行方向和列方向上排列为阵列形式的多个存储单元。更具体地说，存储单元阵列7具有多条位线以及与所述位线相互交叉的多条字线，存储单元被放置在位线和字线的交叉部分处。每个存储单元由和DRAM中一样的1T-1C类(单晶体管单电容器类型)存储单元组成，并且存储1比特数据。
存储单元阵列7具有相应于位线而配备的读出放大器。
接口电路8A是用于发送和接收在半导体存储器件1A的内部和外部之间的每一个信号的电路。命令CMD和地址信号ADD从外部被输入到接口电路8A中，并且数据信号DQ从外部被输入到接口电路8A中，并且从接口电路8A被输出到外部。用于同步命令CMD和数据信号DQ的输入和输出定时的时钟信号CLK从外部被输入到接口电路8A中，并且被提供给半导体存储器件1A中的每个电路。
图6A是示出了图5中所示的刷新执行控制部分9的组成的电路图。
刷新执行控制部分9具有NOR(负逻辑和运算)电路21，反相器22、25和26，以及由P沟道晶体管23和N沟道晶体管24组成的传输门27。
外部访问请求信号CMDA和CMDB被输入到NOR电路21。NOR电路21的输出经由反相器22被提供给晶体管23的控制端(栅极)，并且被提供给晶体管24的控制端(栅极)。NOR电路21的输出作为访问终止信号BSTZ而输出。这里，每个外部访问请求信号CMDA和CMDB都是在输入了命令CMD并且命令(来自外部的访问请求)存在时处于高电平(“H”)的信号。外部访问请求信号CMDA对应于独立输入的普通命令和流水线化操作(随后描述)中的在先命令，所述流水线化操作是本发明的特性之一，并且外部访问请求信号CMDB对应于跟随在所述在先命令之后的命令。
来自刷新定时器2A的刷新请求信号REFR可以经由传输门27被输入到反相器25中，并且反相器25的输出作为刷新执行指示REFE而输出。反相器25和26将它们的输入端连接到它们当中另一个反相器的输出端，并且由反相器25和26组成了一个锁存(保持)电路。
图6B是示出了图6A中所示的刷新执行控制部分9的操作的时序图。在以下的解释中，假设刷新请求信号REFR在处于低电平(“L”)时请求刷新操作，并且刷新执行指示REFE在处于“H”时指示刷新操作的执行。
首先，外部访问请求信号CMDA和刷新请求信号REFR都为“H”，外部访问请求信号CMDB为“L”，结果，刷新执行指示REFE就为“L”。
从这一状态开始，刷新请求信号REFR在时刻T1变为“L”，外部访问请求信号CMDB在时刻T2变为“H”。外部访问请求信号CMDA在时刻T3变为“L”，并且外部访问请求信号CMDB在时刻T4变为“L”。
当每一个信号如上所述地改变时，外部访问请求信号CMDA和CMDB中至少有一个信号在时刻T4前保持为“H”。因此，传输门27保持关闭状态，并且刷新请求信号REFR不被输入到反相器25。由此，刷新执行指示REFE保持“L”。
然后，外部访问请求信号CMDA和CMDB都在时刻T4变为“L”，因而传输门27进入导通状态，并且刷新请求信号REFR经由传输门27被输入到反相器25。结果，刷新执行指示REFE变为“H”，指示要执行刷新操作。
如上所述，刷新执行控制部分9在外部访问请求信号CMDA和CMDB中至少有一个为“H”(即至少有一个命令存在)时阻止刷新请求信号REFR的传输，并阻止刷新操作的执行(使刷新操作保持在待用状态)。
图7是示出了图5中所示的流水线执行控制部分10的组成的电路图。
流水线执行控制部分10具有NAND(负逻辑乘运算)电路31、32、33和38，NOR电路39，反相器30、36和37，以及由P沟道晶体管34和N沟道晶体管35组成的传输门40。在图7中，CMDA是一个在先命令，而CMDB(P)是一个与所述在先命令之后的流水线化操作相关的命令，并且CE和/CE的每一个都是芯片使能信号，这是命令信号之一(“/”表示负逻辑信号。这同样适用于以下描述)。
与流水线化操作相关的命令CMDB(P)和芯片使能信号CE被输入到NAND电路31中，并且NAND电路31的输出被输入到NAND电路32中。NAND电路33的输出被输入到NAND电路32中。NAND电路32和38的输出被输入到NAND电路33中。即，NAND电路32和33构成了一个RS触发器。
NAND电路32的输出能够经由传输门40被输入到反相器36中，其中根据芯片使能信号CE和/CE来控制所述传输门40。反相器36和37将它们的输入端连接到它们当中另一个反相器的输出端，并构成了一个锁存电路。
反相器36的输出被输入到反相器30中，反相器30的输出以及芯片使能信号CE被输入到NAND电路38中，并且NAND电路38的输出被输入到NOR电路39中。命令CMDA被输入到NOR电路39，并且NOR电路39的输出作为执行命令CMDE而输出。
当在图7所示的流水线执行控制部分10中，在执行在先命令CMDA期间(此时，芯片使能信号CE为“H”(/CE为“L”))输入了指示执行流水线化操作的命令CMDB时，命令CMDB经由NAND电路31被锁存在由NAND电路32和33组成的RS触发器中。
此后，当芯片使能信号CE变为“L”(/CE变为“H”)，以停止(终止)与在先命令CMDA相关的操作时，命令CMDB经由传输门40被传输到由反相器36和37组成的锁存器。当芯片使能信号CE再次变为“H”时，命令CMDB经由NAND电路38和NOR电路39被输出为执行命令CMDE。
图8是示出了图5中所示的命令执行控制部分11的组成的框图。
命令执行控制部分11具有刷新(REF)确定部分41、刷新(REF)保持部分42和命令(CMD)生成部分43。
命令CMD(例如，命令CMD的芯片使能信号CE)和刷新执行指示REFE被输入到刷新确定部分41，并且刷新确定部分41确定在由命令CMD传送的来自外部的访问请求(数据读写)和刷新请求中给予哪一个请求以优先权。然后，刷新确定部分41将确定结果输出到刷新保持部分42。即，刷新确定部分41在来自外部的访问请求和刷新请求之间进行仲裁(仲裁处理)。
例如，刷新确定部分41是由RS触发器构成的，向该触发器输入命令CMD和刷新执行指示REFE，并且将该RS触发器的输出作为确定结果提供给刷新保持部分42。
向刷新保持部分42提供了刷新执行指示REFE和由刷新确定部分41做出的确定结果。如果在确定结果将优先权给予来自外部的访问请求时存在刷新请求，则刷新保持部分42保持该刷新请求(刷新执行指示REFE)。刷新保持部分42基于从刷新执行控制部分9提供的访问终止信号BSTZ，重新启动它保持的刷新请求，并将刷新触发信号REFT输出到命令生成部分43。
命令生成部分43响应于请求而生成并输出控制信号(电路激活信号)。命令生成部分43基于所提供的命令CMD和对执行外部访问或刷新的刷新触发信号REFT，生成预定的电路激活信号并输出此信号。
图9是示出寄存器电路51的组成的电路图，其构成了图5中所示的命令寄存器12和地址寄存器13的每一个。命令寄存器12和地址寄存器13的每一个都是根据需要，使用预定数量的图9中所示寄存器电路51而构成的。
寄存器电路51具有反相器52、55和56，以及由P沟道晶体管53和N沟道晶体管54组成的传输门57。
在寄存器电路51中，时钟信号CLK经由反相器52被提供给晶体管53的控制端(栅极)，并被提供给晶体管54的控制端(栅极)。输入信号IN能够经由传输门57被输入到反相器55中，并且反相器55的输出作为输出信号OUT而输出。反相器55和56将它们的输入端和输出端相互连接，以构成一个锁存电路。
图10是示出了图5中所示的阵列控制电路6的组成的框图，除了图10中所示的存储单元阵列7外，阵列控制电路6具有从电路61到71的各个电路。
在图10中，模块选择指示电路61、字线(WL)选择指示电路62、读出放大器(SA)选择指示电路63、列线(CL)选择指示电路64和放大器(AMP)激活指示电路65分别控制着模块选择电路66、字线选择电路67、读出放大器激活电路68、列线选择电路69和放大器激活控制电路70的相应操作。
模块选择电路66根据从地址译码器4提供的模块选择地址信号BLSA，有选择地激活位线传输信号线BT及禁止(inactivate)预充电信号线BRS。字线选择电路67有选择地激活与从地址译码器4提供的字线选择地址信号WLSA相对应的字线WL。读出放大器激活电路68激活读出放大器驱动信号线LE。列线选择电路69有选择地激活与从地址译码器4提供的列线选择地址信号CLSA相对应的列线CL。放大器激活控制电路70激活放大器驱动信号线AEN，用以驱动放大器71。放大器71放大从存储单元阵列7读出的数据，并将该数据输出到数据信号控制电路5。
基于来自对应的指示电路61到65的指示，按顺序分别执行各个电路66到70激活信号线的操作(包括选择操作)。
更具体地说，首先基于从芯片控制电路3A提供的控制信号以及从地址译码器4提供的阵列选择地址信号ARSA，从模块选择指示电路61向模块选择电路66输出指示。接着，在从模块选择指示电路61输出了指示的情况下，从字线选择指示电路62向字线选择电路67输出指示。此后，类似地依次从读出放大器选择指示电路63向读出放大器激活电路68，从列线选择指示电路64向列线选择电路69，从放大器激活指示电路65向放大器激活控制电路70输出指示。应当注意，在从读出放大器选择指示电路63和列线选择指示电路64都输出了指示的条件下，才从放大器激活指示电路65向放大器激活控制电路70输出指示。
图11A是示出了图5所示的存储单元阵列7的组成的电路图，并且示出了由多个存储单元组成的存储单元阵列7中的一个存储单元及其外围电路。图11B是用于解释图11A中所示电路的数据读操作的时序图。
在图11A中，标号C1表示电容器，标号NT1到NT17表示N沟道晶体管，并且标号PT1到PT3表示P沟道晶体管。电容器C1和晶体管NT1构成了一个存储单元(1T1C类存储单元)。一组晶体管NT3到NT5和一组晶体管NT13到NT15分别构成了预充电电路82和85。晶体管NT11、NT12、PT2和PT3构成了读出放大器83。标号84代表反相器。
在存储单元81的电容器C1中存储有1比特信息。将参考图11B来解释当读出存储在存储单元81(电容器C1)中的数据时所执行的操作。
当不执行数据读操作、数据写操作和刷新操作中的任何操作时，位线传输信号线BT0和BT1以及预充电信号线BRS被激活，并且为“H”。因此，预充电电路82和85中的晶体管NT3到NT5以及NT13到NT15，还有晶体管NT6、NT7、NT16和NT17全都导通，并且位线BL和/BL的电势相等。
在读数据时，除了与存储单元81相对应的位线传输信号线BT0之外的(多条)位线传输信号线(在图11A所示的电路中的位线传输信号线BT1)、以及预充电信号线BRS都被禁止，使它们为“L”。因此，预充电电路82和85都处于非工作状态，并且晶体管NT16和NT17都处于非导通状态(读出放大器83的重置状态的解除)。位线传输信号线BT0保持“H”。
接着，当字线WL被有选择地激活并变为“H”时，晶体管NT1开始导通，并且存储在电容器C1中的数据被读出到位线BL。因而，位线BL的电势根据存储在电容器C1中的数据而变(SQ1)。这里，晶体管NT6和NT7处于导通态，而晶体管NT16和NT17处于非导通态。因此，位线BL和/BL的数据(电势)经由晶体管NT6和NT7被提供给读出放大器83。
接着，当读出放大器驱动信号线LE被激活并变为“H”时，晶体管NT8和PT1开始导通，以提供电源，因而读出放大器83开始运行，并且位线BL和/BL的数据被放大(SQ2)。接下来，当列线CL被有选择地激活并变为“H”时，作为列门的晶体管NT9和NT10开始导通，并且位线BL和/BL的放大后的数据被输出到数据总线DB和/DB(SQ3)。
此后，列线CL被禁止并变为“L”，并且在读出数据被重写入存储单元81(电容器C1)之后(SQ4)，字线WL被禁止并变为“L”。而且，在通过禁止读出放大器驱动信号线LE并将其变为“L”，而使读出放大器83进入非工作状态后，所有的位线传输信号线BT0和BT1以及预充电信号线BRS都被激活，并且结束数据读操作。
对存储单元81的数据写操作和现有技术的一样，不再进行解释。
下面将解释根据第一实施方式的半导体存储器件1A的流水线化操作。
图12是示出根据第一实施方式的半导体存储器件的操作实施例的时序图。图12中所示的实施例示出了这样一种半导体存储器件，它使用将半导体存储器件1A带入工作状态的芯片使能信号/CE、指示地址信号ADD有效的地址有效信号/ADV、输出使能信号/OE和写使能信号/WE作为命令CMD。在图12中，“内核操作”是存储单元阵列7的选择操作(阵列控制电路6对存储单元阵列7所执行的操作)，并且“外围操作”是由除阵列控制电路6和存储单元阵列7之外的电路2A、3A、4、5和8A所执行的操作。
首先，在时刻T11，芯片使能信号/CE、地址有效信号/ADV和输出使能信号/OE变为“L”。芯片控制电路3A译码这个命令CMD，并且确定来自外部的访问请求是数据读操作RD(A)。地址译码器4取入地址信号ADD并将其译码。
这里，在根据第一实施方式的半导体存储器件1A中，当来自外部的访问请求不被多路复用时，即，当来自外部的访问请求不是在执行另一个来自外部的访问请求的操作期间所接收到的访问请求时，在来自外部的访问请求和刷新请求之间进行仲裁。
例如，当在时刻T11之前，通过来自刷新定时器2A的刷新请求信号REFR而发生了刷新请求时，在存储单元阵列7中执行刷新内核操作(时刻T12)。
接着，在时刻T13，地址有效信号/ADV变为“H”。
当在时刻T14完成了作为内核操作的刷新操作时，执行对存储单元阵列7的数据读操作RD(A)。这样，在时刻T15后，与地址译码器4中的译码结果相对应的存储单元的数据(1A)、(2A)和(3A)被顺序地读出，并输出为数据信号DQ。
当地址有效信号/ADV在正对存储单元阵列7执行数据读操作RD(A)的时刻T16变为“L”时，芯片控制电路3A译码命令CMD，并且确定来自外部的访问请求是数据读操作RD(B)。地址译码器4取入地址信号ADD并将其译码。此时，正在对存储单元阵列7执行通过来自外部的另一个访问请求而进行的操作RD(A)，因此，芯片控制电路3A和地址译码器4在命令寄存器12和地址寄存器13中保存与数据读操作RD(B)相关的各个译码结果。
接着，在时刻T17，地址有效信号/ADV和芯片使能信号/CE变为“H”。通过芯片使能信号/CE变为“H”，芯片控制电路3A向阵列控制电路6指示数据读操作RD(A)的终止，从而结束在存储单元阵列7中执行的数据读操作RD(A)(时刻T18)。当在数据读操作等类似操作中执行突发操作时，通过将芯片使能信号/CE变为“H”而终止操作的命令在本实施方式中被称为终止命令。
当芯片使能信号/CE在时刻T18再次变为“L”时，由芯片控制电路3A中的流水线执行控制部分10来指示作为内核操作的数据读操作RD(B)的执行。在时刻T19，基于保存在命令寄存器12和地址寄存器13中的译码结果，开始对存储单元阵列7执行数据读操作RD(B)。
这里，在根据第一实施方式的半导体存储器件1A中，在外部访问请求被多路复用的情况下，即，当外部访问请求是在执行来自外部的另一个访问请求的操作期间所接收到的访问请求时，在来自外部的另一个访问请求的操作结束后执行所复用的访问请求的操作，而不必在所述访问请求和刷新请求之间进行仲裁。这是通过芯片控制电路3A中的刷新执行控制部分9等而实现的。
从时刻T20开始，与保存在地址寄存器13中的译码结果相对应的存储单元的数据(1B)、(2B)、(3B)、(4B)和(5B)被顺序地读出，并输出为数据信号DQ。
接下来，在时刻T21，芯片使能信号/CE变为“H”，即发出了终止命令，从而在时刻T22结束作为内核操作的数据读操作RD(B)。
图13是示出根据第一实施方式的另一种半导体存储器件的操作实施例的时序图。图13中所示的实施例示出了这样一种半导体存储器件，它除了图12中所示的信号外，还使用另一个地址有效信号/ADV2作为命令CMD。另一个地址有效信号/ADV2是指示了地址信号ADD有效，并且来自外部的访问请求与流水线化操作有关，即是一个多路复用请求的信号。
关于图13，它与图12的不同之处仅仅在于以下方面，即并不是使地址有效信号/ADV在图12所示的时刻T16到T17期间为“L”，而是让指示来自外部的访问请求与流水线化操作有关的另一个地址有效信号/ADV2在相应的时刻T36到T37期间为“L”，并且半导体存储器件1A中的操作是一样的。因此，将省略详细的描述。图13中所示的时刻T31到T42分别对应于图12中所示的时刻T11到T22。
根据第一实施方式，当阵列控制电路6正在对存储单元阵列7执行与来自外部的访问请求相对应的操作时，如果接收到另一个来自外部的访问请求，则与阵列控制电路6中的操作无关地，芯片控制电路3A译码命令CMD，而地址译码器4译码地址信号ADD。然后，译码结果被保存在命令寄存器12和地址寄存器13中。此后，当在存储单元阵列7中完成了与来自外部的所述访问请求相对应的操作时，基于保存在命令寄存器12和地址寄存器13中的译码结果，在存储单元阵列7中执行与来自外部的另一个访问请求相对应的操作，而不必提供刷新进入期间。
因而，在半导体存储器件1A中，从接收到来自外部的访问请求到该访问请求的译码的处理(预先处理)以及基于译码结果对存储单元阵列7的处理(后续阶段处理)可以通过流水线化操作而相互独立地并行执行。即，根据来自外部的访问请求A的预先处理和根据来自外部的访问请求B的后续阶段处理被并行地执行，并且在根据来自外部的访问请求B的后续阶段处理结束之后，对于来自外部的访问请求A执行作为下一阶段处理的后续阶段处理。因此，来自外部的访问请求被多重输入，并且对与来自外部的访问请求相关的操作可以实现流水线化的操作。此外，由于不提供刷新进入期间，因而可以缩短延迟，并且可以实现访问操作的加快，而不会引起半导体存储器件1A中的任何问题。通过实现流水线化的操作，可以提高数据信号DQ的总线效率。
在第一实施方式中，当来自外部的访问请求被多重输入并连续执行时，来自外部的访问请求的最大数量并未被提及，但是只要满足先前指定的刷新操作的时间间隔，访问请求的最大数量就是可选的。例如，当存储单元的数据保持时间是100msec时，对存储单元阵列7中的所有单元执行的刷新操作的次数是8000次，那么刷新操作的时间间隔就是100msec/8000＝12.5μs。因此，在12.5μs之内，可以连续地执行来自外部的访问请求，并可以保证每个存储单元的数据。
在第一实施方式中，当来自外部的访问请求被多重输入时，由于不提供任何刷新进入期间，因而缩短了与将随后执行的访问请求相对应的内核操作中的延迟，但是如图13中所示的实施例一样，通过使用两个地址有效信号/ADV和/ADV2，可以使延迟与只有一个信号的正常情形中的相同，并且可以利用另一个信号缩短延迟，而与是否多重输入了访问请求无关。按照这种方式，也可以实现访问操作的加快，而不会在半导体存储器件1A中引起任何问题。
-第二实施方式-下面将解释本发明的第二实施方式。
图14是示出根据本发明第二实施方式的半导体存储器件1B的组成实施例的框图。
半导体存储器件1B是一个伪SRAM，并且具有刷新定时器2B、芯片控制电路3B、地址译码器4、数据信号控制电路5、阵列控制电路6、存储单元阵列7和接口电路8B。
刷新定时器2B使用计时设备例如计数器来计时，并且每当过去了预定的时间段，就经由接口电路8B向外部输出刷新引入请求信号REFR。刷新定时器2B对应于本发明中的刷新请求电路。刷新引入请求信号REFR是一个需要刷新信号(命令)REFE指示对存储单元阵列7执行刷新操作的信号。
芯片控制电路3B具有流水线执行控制部分10和命令寄存器12，并且对半导体存储器件1B中的每个电路的操作进行集中控制。
更具体地说，经由接口电路8B从外部向芯片控制电路3B提供了命令(外部命令)CMD和刷新信号(命令)REFE。芯片控制电路3B利用未示出的译码器对它们进行译码，并且基于译码结果向阵列控制电路6输出控制信号。
命令寄存器12是芯片控制电路3B中用于保存通过译码而获得的译码结果的寄存器。
后面将描述流水线执行控制部分10。
地址译码器4译码经由接口电路8B而提供的、来自外部的地址信号ADD，并向阵列控制电路6输出基于译码结果的选择地址信号。地址译码器4具有地址寄存器13，其用于保存通过译码地址信号ADD而获得的译码结果。保存在地址寄存器13和命令寄存器12中的译码结果与同一个请求有关。基于触发信号Trig，相互同步地输出保存在命令寄存器12和地址寄存器13中的译码结果。
本发明中的处理电路由芯片控制电路3B和地址译码器4组成。
数据信号控制电路5在对应于来自外部的命令CMD而进行的对存储单元阵列7的数据读写操作中，控制着数据信号DQ在半导体存储器件1B的内部和外部之间经由接口电路8B的发送和接收。
阵列控制电路6基于从芯片控制电路3B提供的控制信号和从地址译码器4提供的选择地址信号，执行与存储单元阵列7中的存储单元相关的数据读操作、数据写操作和刷新操作。
存储单元阵列7具有在行方向和列方向上排列为阵列形式的多个存储单元。更具体地说，存储单元阵列7具有多条位线以及与所述位线相互交叉的多条字线，存储单元被放置在位线和字线的交叉部分处。每个存储单元由和DRAM一样的1T-1C类(单晶体管单电容器类型)存储单元组成，并且存储1比特数据。
存储单元阵列7具有相应于位线而配备的读出放大器。
接口电路8B是用于发送和接收在半导体存储器件1B的内部和外部之间的每个信号的电路。命令CMD、地址信号ADD和刷新信号REFE从外部被输入到接口电路8B中，并且接口电路8B将刷新引入请求信号REFR输出到外部。数据信号DQ从外部被输入到接口电路8B中，并且从接口电路8B被输出到外部。用于同步命令CMD、数据信号DQ等的输入和输出定时的时钟信号CLK从外部被输入，并且被提供给半导体存储器件1B中的每个电路。
图15是示出使用图14中所示的半导体存储器件1B的存储器系统的组成实施例的图。在图15中，半导体存储器件1B被简化地示出，与图14中所示的模块等具有相同功能的模块等被赋予相同的标号，就不再进行多余的解释。
从刷新定时器2B输出的刷新引入请求信号REFR被输入到存储器控制器28中。从存储器控制器28输出的命令CMD和刷新信号REFE被输入到芯片控制电路3B中，并且从存储器控制器28输出的地址信号ADD被输入到地址译码器4中。数据信号DQ被输入到存储器控制器28和数据信号控制电路5，并从中输出。
存储器控制器28基于来自处理器29等的请求，控制着半导体存储器件1B。例如，当存储器控制器28接收到由来自半导体存储器件1B的刷新引入请求信号REFR传送的刷新请求时，存储器控制器28在接收后的固定时间内输出刷新信号REFE。当存储器控制器28从处理器29接收到对半导体存储器件1B的访问请求(数据读或写)时，存储器控制器28输出与访问请求相对应的命令CMD和地址信号ADD。存储器控制器28在来自处理器29的、对半导体存储器件1B的访问请求和由刷新引入请求信号REFR传送的刷新请求之间执行仲裁处理，并且根据仲裁结果输出命令CMD或刷新信号REFE。
如上所述，在使用半导体存储器件1B的存储器系统中，基于从半导体存储器件1B中的刷新定时器2B输出的刷新引入请求信号REFR，输出在半导体存储器件1B中执行刷新操作的刷新信号REFE。由此，半导体存储器件1B自身控制着刷新操作的执行定时。因此，在存储器控制器28中不必包括用于控制刷新操作的执行定时的定时器等，并且在控制器一侧，也不必考虑刷新操作的执行定时。结果，图15中所示的存储器系统可以实现在相同的常见系统中，并且如果要构建新系统的话，可以容易地构建起来。
图14中所示的流水线执行控制部分10具有NAND电路31、32、33和38，NOR电路39，反相器30、36和37，以及由P沟道晶体管34和N沟道晶体管35组成的传输门40，就像图7中所示的一样。在第二实施方式中，CMDA代表一个单独输入的正常命令和一个流水线化操作(将在后面描述)中的在先命令，其中的流水线化操作是本发明的特性所在，而CMDB(P)代表一个与所述在先命令之后的流水线化操作相关的命令。CE和/CE的每一个都代表了芯片使能信号，这是命令之一。
与流水线化操作相关的命令CMDB(P)和芯片使能信号CE被输入到NAND电路31中，并且NAND电路31的输出被输入到NAND电路32中。NAND电路33的输出被输入到NAND电路32中。NAND电路32和38的输出被输入到NAND电路33中。即，NAND电路32和33构成了一个RS触发器。
NAND电路32的输出能够经由传输门40被输入到反相器36中，其中根据芯片使能信号CE和/CE来控制所述传输门40。反相器36和37将它们的输入端连接到它们当中另一个反相器的输出端，并构成了一个锁存电路。
反相器36的输出被输入到反相器30中，这个反相器30的输出以及芯片使能信号CE被输入到NAND电路38中，并且NAND电路38的输出被输入到NOR电路39中。命令CMDA被输入到NOR电路39，并且NOR电路39的输出作为执行命令CMDE而输出。
当在流水线执行控制部分10中，在执行命令CMDA期间(此时，芯片使能信号CE为“H”(/CE为“L”))输入了要执行流水线化操作的命令CMDB时，命令CMDB经由NAND电路31被锁存在由NAND电路32和33组成的RS触发器中。
当芯片使能信号CE变为“L”(/CE变为“H”)，以停止(终止)在这之后与命令CMDA相关的操作时，命令CMDB经由传输门40被传输到由反相器36和37组成的锁存器。当芯片使能信号CE再次变为“H”时，命令CMDB经由NAND电路38和NOR电路39被输出为执行命令CMDE。
图14中所示的命令寄存器12和地址寄存器13中的每一个都是根据需要，通过使用预定数量的图9中所示寄存器电路51而组成的。
寄存器电路51具有反相器52、55和56，以及由P沟道晶体管53和N沟道晶体管54组成的传输门57。
在寄存器电路51中，时钟信号CLK经由反相器52被提供给晶体管53的控制端(栅极)，并被提供给晶体管54的控制端(栅极)。输入信号IN能够经由传输门57被输入到反相器55中，并且反相器55的输出作为输出信号OUT而输出。反相器55和56将它们的输入端和输出端相互连接，以构成锁存电路。
图14中所示的阵列控制电路6就像图10中一样构成。
在阵列控制电路6中，模块选择指示电路61、字线选择指示电路62、读出放大器选择指示电路63、列线选择指示电路64和放大器激活指示电路65控制着各个对应的模块选择电路66、字线选择电路67、读出放大器激活电路68、列线选择电路69和放大器激活控制电路70的操作定时。
模块选择电路66根据从地址译码器4提供的模块选择地址信号BLSA，有选择地激活位线传输信号线BT及禁止预充电信号线BRS。字线选择电路67有选择地激活与从地址译码器4提供的字线选择地址信号WLSA相对应的字线WL。读出放大器激活电路68激活读出放大器驱动信号线LE。列线选择电路69有选择地激活与从地址译码器4提供的列线选择地址信号CLSA相对应的列线CL。放大器激活控制电路70激活放大器驱动信号线AEN，用以驱动放大器71。放大器71放大从存储单元阵列7读出的数据，并将该数据输出到数据信号控制电路5。
基于来自对应的指示电路61到65的指示，按顺序执行各个电路66到70激活信号线的操作(包括选择操作)。
更具体地说，首先基于从芯片控制电路3B提供的控制信号以及从地址译码器4提供的阵列选择地址信号ARSA，从模块选择指示电路61向模块选择电路66输出指示。接着，在从模块选择指示电路61输出了指示的情况下，从字线选择指示电路62向字线选择电路67输出指示。
此后，类似地依次从读出放大器选择指示电路63向读出放大器激活电路68，从列线选择指示电路64向列线选择电路69，从放大器激活指示电路65向放大器激活控制电路70输出指示。应当注意，在从读出放大器选择指示电路63和列线选择指示电路64都输出了指示的条件下，才从放大器激活指示电路65向放大器激活控制电路70输出指示。
图14中所示的存储单元阵列7就像图11A中一样构成。在存储单元81的电容器C1中存储有1比特信息。当数据被存储在这个存储单元81(电容器C1)中时的操作与图11B中所示的相同。
当不执行数据读操作、数据写操作和刷新操作中的任何操作时，位线传输信号线BT0和BT1以及预充电信号线BRS被激活，并且为“H”。因此，预充电电路82和85中的晶体管NT3到NT5以及NT13到NT15，还有晶体管NT6、NT7、NT16和NT17全都导通，并且位线BL和/BL的电势相等。
在读数据时，除了与存储单元81相对应的位线传输信号线BT0之外的(多条)位线传输信号线以及预充电信号线BRS都被禁止，使它们为“L”。因此，预充电电路82和85都处于非工作状态，并且晶体管NT16和NT17都处于非导通状态(读出放大器83的重置状态的解除)。位线传输信号线BT0保持“H”。
接着，当字线WL被有选择地激活并变为“H”时，晶体管NT1开始导通，并且存储在电容器C1中的数据被读出到位线BL。因而，位线BL的电势根据存储在电容器C1中的数据而变(SQ1)。这里，晶体管NT6和NT7处于导通态，而晶体管NT16和NT17处于非导通态。此后，位线BL和/BL的数据(电势)经由晶体管NT6和NT7被提供给读出放大器83。
接着，当读出放大器驱动信号线LE被激活并变为“H”时，晶体管NT8和PT1开始导通，以提供电源，因而操作读出放大器83，并且位线BL和/BL的数据被放大(SQ2)。接下来，当列线CL被有选择地激活并变为“H”时，作为列门的晶体管NT9和NT10开始导通，并且位线BL和/BL的放大后的数据被输出到数据总线DB和/DB(SQ3)。
此后，列线CL被禁止并变为“L”，并且在读出数据被重写入存储单元81(电容器C1)之后(SQ4)，字线WL被禁止并变为“L”。而且，在通过禁止读出放大器驱动信号线LE并将其变为“L”，而使读出放大器83进入非工作状态后，所有的位线传输信号线BT0和BT1以及预充电信号线BRS都被激活，并且结束数据读操作。
对存储单元81的数据写操作和现有技术的一样，不再进行解释。
图16A到16C是用于解释根据第二实施方式的半导体存储器件1B的刷新操作的图。
图16A示出了为在图14所示的半导体存储器件1B中执行刷新操作而提供的命令CMD和刷新信号REFE的波形图。当半导体存储器件1B包括用于输入刷新信号REFE的专用端(专用管脚)时，如图16A所示，在命令CMD的所有信号(/CE、/ADV、/OE、/WE)都被禁止(“H”)的状态中，刷新信号REFE变为脉冲形式的“L”，从而在半导体存储器件1B中执行刷新操作。
当将要按照命令CMD来执行刷新操作，而不必在半导体存储器件1B中提供用于输入刷新信号REFE的专用端时，如图16B所示，例如在除芯片使能信号/CE之外的命令CMD都被禁止的状态中，芯片使能信号/CE变为脉冲形式的“L”，从而可以在半导体存储器件1B中执行刷新操作。当仅通过类似这样的命令CMD执行刷新操作时，适于事先指定一个用于执行刷新操作的专用命令。
图16C是半导体存储器件1B中的刷新操作的流程图。当从外部提供的刷新信号REFE(或上述专用命令)指示执行刷新操作时，经由接口电路8B取入所述刷新信号REFE(S11)，并且芯片控制电路3B执行命令确定操作，并确定它是刷新操作(S12)。接着，读取将被执行刷新操作的存储器的地址(S13)，并且激活内核(阵列控制电路6和存储单元阵列7)(S14)。阵列控制电路6对存储单元阵列7中与在步骤S13读出的地址相对应的存储单元执行刷新操作(S15)，并且执行预充电并结束处理(S16)。
图17A和17B是示出根据第二实施方式的半导体存储器件1B的命令实施例的图。
图17A示出了在半导体存储器件1B包括用于输入刷新信号REFE的专用端的情形下的命令实施例。
在用于执行数据读操作的读命令RD中，信号/CE和/OE为“L”，而信号/WE和REFE为“H”。在用于执行数据写操作的写命令WR中，信号/CE和/WE为“L”，而信号/OE和REFE为“H”。
在用于执行刷新操作的刷新命令REF中，只有信号REFE为“L”，而其他信号/CE、/OE和/WE都为“H”。当信号/CE和REFE为“H”时，半导体存储器件1B处于待用状态中，这是一种等待状态(非工作状态)。
图17B示出了当半导体存储器件1B不包括用于将刷新信号REFE输入其中的专用端时，仅由命令CMD指定的命令实施例。
读命令RD和写命令WR与图17A中所示的实施例相同，除了它们不具有信号REFE之外。当信号/CE为“H”时，半导体存储器件1B处于待用状态中，这是一种等待状态(非工作状态)。
对于刷新命令REF，在信号/OE和/WE都为“H”的状态中，信号/CE变为脉冲形式的“L”。
下面将解释根据第二实施方式的半导体存储器件1B中的流水线化操作。
图18是示出根据第二实施方式的半导体存储器件的操作实施例的时序图。在图18中，半导体存储器件1B使用将半导体存储器件1B带入工作状态的芯片使能信号/CE、指示地址信号ADD有效的地址有效信号/ADV、输出使能信号/OE和写使能信号/WE作为命令CMD，还使用刷新信号REFE，以上述半导体存储器件1B按照流水线化操作来执行刷新操作REF——数据读操作RD(A)——数据读操作RD(B)的情形为例。在图18中，“内核操作”是存储单元阵列7的选择操作(阵列控制电路6对存储单元阵列7所执行的操作)，并且“外围操作”是除阵列控制电路6和存储单元阵列7之外的电路2B、3B、4、5和8B所执行的操作。
首先，作为经由接口电路8B从刷新定时器2B输出刷新引入请求信号REFR的响应，刷新信号REFE在时刻T111变为“L”。芯片控制电路3B译码命令CMD和刷新信号REFE，并且确定刷新操作是请求自外部的。
在时刻T112，刷新信号REFE变为“H”，并且在存储单元阵列7中执行刷新内核操作。
在刷新内核操作正在存储单元阵列7中执行的时刻T113，芯片使能信号/CE、地址有效信号/ADV和输出使能信号/OE变为“L”。芯片控制电路3B译码这个命令CMD，并且确定来自外部的访问请求是数据读操作RD(A)。地址译码器4取入地址信号ADD并将其译码。此时，刷新操作作为内核操作正在执行中，因此芯片控制电路3B和地址译码器4将有关数据读操作RD(A)的各个译码结果保存在命令寄存器12和地址寄存器13中。
在这个实施方式中，读命令是在时刻T113输入的，但是控制方先前已经知道了作为内核操作的刷新操作所需的时间，因此读命令在刷新信号REFE改变后又过去预定的时间后才被输入。
此后，地址有效信号/ADV变为“H”。
在时刻T114，当作为内核操作的刷新操作结束时，由芯片控制电路3B中的流水线执行控制部分10来指示执行作为内核操作的数据读操作RD(A)，并且基于保存在命令寄存器12和地址寄存器13中的译码结果，开始对存储单元阵列7执行数据读操作RD(A)。结果，从时刻T115开始，与保存在地址寄存器13中的译码结果相对应的存储单元的数据(1A)、(2A)和(3A)被顺序地读出，并输出为数据信号DQ。
在正对存储单元阵列7执行数据读操作RD(A)的时刻T116，当地址有效信号/ADV变为“L”时，芯片控制电路3B译码命令CMD，并且确定来自外部的访问请求是数据读操作RD(B)。地址译码器4取入地址信号ADD并将其译码。此时，在存储单元阵列7中正在执行作为内核操作的操作RD(A)，因此，芯片控制电路3B和地址译码器4在命令寄存器12和地址寄存器13中保存与数据读操作RD(B)相关的各个译码结果。
接着，在时刻T117，地址有效信号/ADV和芯片使能信号/CE变为“H”。通过芯片使能信号/CE变为“H”，芯片控制电路3B向阵列控制电路6指示数据读操作RD(A)的终止，并且在时刻T118，结束在存储单元阵列7中执行的数据读操作RD(A)。当在数据读操作等类似操作中执行突发操作时，通过将芯片使能信号/CE变为“H”而终止操作的命令被称为终止命令。
在时刻T118，当芯片使能信号/CE再次变为“L”时，由芯片控制电路3B中的流水线执行控制部分10来指示执行作为内核操作的数据读操作RD(B)。在时刻T119，基于保存在命令寄存器12和地址寄存器13中的译码结果，开始对存储单元阵列7执行数据读操作RD(B)。
从时刻T120开始，与保存在地址寄存器13中的译码结果相对应的存储单元的数据(1B)、(2B)、(3B)、(4B)和(5B)被顺序地读出，并输出为数据信号DQ。在时刻T121，芯片使能信号/CE变为“H”，即发出了终止命令，从而在时刻T122终止作为内核操作的数据读操作RD(B)。
图19是示出根据第二实施方式的半导体存储器件的另一个操作实施例的时序图。图19示出了这样一种情形，其中半导体存储器件1B使用芯片使能信号/CE、地址有效信号/ADV、输出使能信号/OE和写使能信号/WE作为命令CMD，还使用刷新信号REFE，以上述半导体存储器件1B按照流水线化的操作来执行刷新操作REF——数据写操作WR(A)——数据写操作WR(B)的情形为例。
时序图如图19所示的操作与图18的不同之处仅仅在于以下方面，即将写使能信号/WE而不是输出使能信号/OE变为“L”，并且将数据信号DQ所提供的数据写入存储单元中，而在半导体存储器件1B内部的操作中，与在图18中示出时序图的操作实施例相同，因此不再详细描述。图19中时刻T131到T142对应于图18中的时刻T111到T122。
根据第二实施方式，仅用来自外部的访问请求来请求对存储单元阵列的操作，包括刷新操作在内。因此，不必像现有技术一样在各个操作之间提供刷新进入期间，并且可以缩短在数据读操作中的延迟和在数据写操作中的周期，因而能够增加每单位时间的可访问次数，提高与数据信号DQ有关的总线占有率，并且实现访问操作的加快。提供了用于保存译码结果的命令寄存器12和地址寄存器13，并且在预先阶段和后续阶段中实现了流水线化的操作，从而可以进一步提高与数据信号DQ有关的总线占有率，并可以实现访问操作的加快。例如，当在与例如图像处理和实时处理相关的电路中使用所述半导体存储器件时，可以实现处理的加快。
-第三实施方式-下面将解释本发明的第三实施方式。
图20是示出根据本发明第三实施方式的半导体存储器件201的基本组成的图。在图20中，与图5和图14中所示的模块等具有相同功能的模块等被赋予相同的标号，并且省略多余的解释。
半导体存储器件201是一个伪SRAM，并且具有芯片控制电路202、地址译码器203、刷新地址控制电路204、数据信号控制电路5、阵列控制电路6、存储单元阵列7和接口电路205。
芯片控制电路202对半导体存储器件201中的每个电路的操作进行集中控制。经由接口电路205从外部向芯片控制电路202提供命令(外部命令)CMD和地址信号ADD。芯片控制电路202利用未示出的译码器对它们进行译码，并且基于译码结果向阵列控制电路6输出控制信号。
在地址信号ADD和命令CMD的预定组合情况下，芯片控制电路202将其确定为对刷新操作的请求，并且生成刷新命令REFC并输出它。即，芯片控制电路202确定它是通过访问指定地址进行刷新操作的请求。这个访问例如被设定为正常命令(数据读、数据写)或它们的组合(例如，数据读-数据读，或者数据读-数据写-数据写)。在地址信号ADD和命令CMD的预定组合情况下，不执行对存储单元阵列7的访问操作，并且不从存储单元中读出数据。
地址译码器203响应于刷新命令REFC，有选择地对经由接口电路205提供的来自外部的地址信号ADD或者从刷新地址控制电路204提供的刷新地址信号REFA进行译码，并且基于译码结果，将选择地址信号输出到阵列控制电路6。
刷新地址控制电路204具有内部计数器。刷新地址控制电路204基于从地址译码器203提供的刷新命令REFC′来操作所述计数器，并将信号REFA输出到地址译码器203，所述信号REFA表示根据计数器值而指示的刷新地址。
接口电路205是一个用于发送和接收半导体存储器件201的内部和外部之间的每个信号的电路。命令CMD和地址信号ADD从外部被输入到接口电路205中。数据信号DQ被输入到接口电路205，并从中输出。用于同步命令CMD、数据信号DQ等的输入和输出定时的时钟信号CLK从外部被输入进来，并被提供给半导体存储器件201中的每个电路。
图21A和21B是示出图20中所示的芯片控制电路202的图。
芯片控制电路202具有如图21A所示的命令译码器211。命令CMD和地址信号ADD被输入到命令译码器211中，并且命令译码器211对它们进行译码。此外，命令译码器211根据译码结果输出执行命令EXC或刷新命令REFC。在地址信号ADD和命令CMD的预定组合情况下，输出刷新命令REFC。
图21A中所示的芯片控制电路202被构建为每次输入了地址信号ADD和命令CMD的预定组合，就输出刷新命令REFC，但是芯片控制电路202并不限于此，芯片控制电路202例如可以如图21B所示地来构建。
图21B中所示的芯片控制电路202具有命令译码器212和计数器213，并且命令译码器212对应于图21A中所示的命令译码器211。在图21B中所示的芯片控制电路202中，每次输入了地址信号ADD和命令CMD的预定组合，就递增(可以递减)计数器213的计数器值。当计数器值变为预定值时，计数器213输出刷新命令REFC。即，图21B中所示的芯片控制电路202在地址信号ADD和命令CMD的预定组合已输入了预定次数时，输出刷新命令REFC。
图22是示出图20中所示的地址译码器203的组成的图。
地址译码器203具有缓冲器221和选择器222。来自外部的基于地址信号ADD的地址EXA和刷新地址REFA都被输入到选择器222中，并且选择器222根据刷新命令REFC，有选择地将地址EXA或REFA输出到缓冲器221。例如，选择器222在刷新命令REFC为“H”时输出地址REFA，在刷新命令REFC为“L”时输出地址EXA。此外，输入到缓冲器221中的地址从地址译码器203中输出。
图23A是用于解释图20中的刷新地址控制电路204的图。刷新地址控制电路204具有计数器231和刷新地址确定部分232，如图23A所示。每次输入了刷新命令REFC′时，计数器231就递增(可以递减)计数器值CNT，并将计数器值CNT输出到刷新地址确定部分232。刷新地址确定部分232基于所提供的计数器值CNT来确定刷新地址REFA，并输出它。
图23B是用于解释刷新地址控制电路204中的刷新地址REFA的确定方法的图。每次输入了刷新命令REFC′，计数器231就将计数器值递增1。然而，如果刷新命令REFC′是在计数器值为n时输入的，那么计数器值返回0。“n”对应于存储单元阵列7中必须被选中以执行刷新操作的所有字线的数量。计数器值一一对应于刷新地址。例如当计数器值等于0时，选中A0并将其确定为刷新地址REFA，而当计数器值是1是，A1被选中并被确定为刷新地址REFA。
图24是用于解释根据第三实施方式的半导体存储器件的操作的图。
在图24中，标号241表示与区段(bank)A相关的电路，并且包括存储单元阵列7中的区段A 243以及用于控制它的控制电路242。标号244表示与区段B相关的电路，并且包括存储单元阵列7中的区段B 246、用于控制它的控制电路245和数据信号控制电路247。标号248表示接口电路。控制电路242和245中的每一个都被示为一个模块，但是具有图20中所示的芯片控制电路202、地址译码器203、刷新地址控制电路204等电路的功能。
分别针对存储单元阵列7中的段241和246而将控制电路242和245包括进来，结果就可以对区段241和246的每一个进行独立控制。因此，例如有可能在区段A 241中执行刷新操作的同时访问区段B 246，并且有可能在一个区段中执行刷新操作的同时，访问另一个其中没有进行刷新操作的区段并进行数据读写。
图25是示出根据第三实施方式的半导体存储器件的刷新命令的一个实施例的图。
与要对哪一个区段进行刷新操作无关，在刷新命令的情况下，信号/CE和/OE为“L”，而信号/WE为“H”。使用一部分地址信号ADD(在图25中，对应于位A0到A2的地址信号ADD)来指定要进行刷新操作的区段。
根据本发明，提供了用于保存与外部访问请求相关的信息的译码结果的寄存器，并且，与提供自外部的外部访问请求相关的信息的译码，以及在存储单元阵列中对应于外部访问请求的操作可以相互独立地并行执行，因而来自外部的访问请求可被多重输入，并且对于存储单元阵列中与外部访问请求相对应的译码和操作可以实现流水线化的操作，从而能够加快访问操作，而不会引起任何问题。
根据本发明，通过将用于请求刷新操作的刷新请求信号输出到外部，对存储单元阵列的操作(包括刷新操作)仅受控于外部访问请求，因此不必在各个操作之间提供刷新进入期间，可以缩短对存储单元阵列进行访问操作所需的时间，可以增加每单位时间的可访问次数，并且可以实现半导体存储器件的访问操作的加快。
这里的各种实施方式从各个方面来讲都被视作示例性而非限制性的，因此根据权利要求书的等同含义和范围所做出的所有改变都希望包括进来。可以用其他特定的形式来实施本发明，而不会偏离本发明的精神和本质特征。
本申请基于并要求以下在先日本专利申请的优先权2004年5月21日递交的日本专利申请No.2004-152301，以及2004年5月21日递交的日本专利申请No.2004-152302，它们的全部内容作为参考包括在本申请中。
权利要求
1.一种半导体存储器件，包括存储单元阵列，其中排列有多个存储数据的存储单元；刷新请求电路，其请求刷新操作，以保持存储在所述存储单元中的数据；处理电路，其译码与提供自外部的、对所述存储单元阵列的外部访问请求相关的信息，并根据译码结果以及来自所述刷新请求电路的刷新请求，指示将在所述存储单元阵列中执行的操作；阵列控制电路，其基于来自所述处理电路的指示，对所述存储单元阵列执行操作；和寄存器，其保存由所述处理电路得出的、与所述外部访问请求相关的信息的译码结果。
2.如权利要求1所述的半导体存储器件，其中，在所述存储单元阵列中执行与第一外部访问请求相对应的操作的同时，如果所述处理单元接收到第二外部访问请求，则所述处理电路将与所述第二外部访问请求相关的信息的译码结果保存在所述寄存器中，并且在结束了与所述第一外部访问请求相对应的操作后，所述处理电路基于保存在所述寄存器中的译码结果，指示将在所述存储单元阵列中执行的操作。
3.如权利要求2所述的半导体存储器件，还包括刷新执行控制电路，其控制是否响应于刷新请求来执行刷新操作。
4.如权利要求3所述的半导体存储器件，其中，当所述刷新执行控制电路指示在与所述第一外部访问请求相对应的操作后执行与所述第二外部访问请求相对应的操作，所述刷新执行控制电路使所生成的刷新请求待用。
5.如权利要求3所述的半导体存储器件，其中，当至少存在一个外部访问请求时，所述刷新执行控制电路使得所述刷新请求待用。
6.如权利要求2所述的半导体存储器件，还包括流水线执行控制电路，其在所述存储单元阵列中结束了与所述第一外部访问请求相对应的操作后，指示执行与所述第二外部访问请求相对应的操作。
7.如权利要求2所述的半导体存储器件，还包括命令执行控制电路，其在所述外部访问请求和所述刷新请求之间进行仲裁，其中，所述处理电路基于所述命令执行控制电路中的仲裁结果，指示将在所述存储单元阵列中执行的操作。
8.如权利要求7所述的半导体存储器件，其中，在所述存储单元阵列中执行与所述第一外部访问请求相对应的操作的同时，如果所述命令执行控制电路接收到第二外部访问请求，则所述命令执行控制电路不执行所述第二外部访问请求和刷新请求之间的仲裁。
9.如权利要求1所述的半导体存储器件，其中，根据在所述存储单元阵列中，在执行与另一个外部访问请求相对应的操作期间是否接收到所述外部访问请求，而使与所述外部访问请求相关的访问时间不同。
10.如权利要求1所述的半导体存储器件，其中，所述寄存器具有命令寄存器和地址寄存器，所述命令寄存器用于保存与所述外部访问请求相关的命令信息的译码结果，所述地址寄存器用于保存地址信息的译码结果。
11.如权利要求1所述的半导体存储器件，其中，所述处理电路具有命令译码器和地址译码器，所述命令译码器对与所述外部访问请求相关的命令信息进行译码，而所述地址译码器译码地址信息。
12.如权利要求1所述的半导体存储器件，其中，由所述处理电路和所述阵列控制电路按照流水线化的操作来执行与所述外部访问请求相关的操作。
13.如权利要求12所述的半导体存储器件，其中，当正在执行与第一外部访问请求相关的操作时，如果接收到第二外部访问请求，则推迟刷新操作的执行。
14.如权利要求1所述的半导体存储器件，其中，与来自外部的外部访问请求相关的信息包括以下信息，该信息指示了在所述存储单元阵列中执行与第二外部访问请求相对应的操作期间发出的第一外部访问请求。
15.一种半导体存储器件，包括存储单元阵列，其中排列有多个存储数据的存储单元；刷新请求电路，其向外部输出刷新请求信号，该信号请求刷新操作，以保持存储在所述存储单元中的数据；处理电路，其译码与提供自外部的、对所述存储单元阵列的外部访问请求相关的信息，并基于译码结果来指示将在所述存储单元阵列中执行的操作；阵列控制电路，其基于来自所述处理电路的指示，对所述存储单元阵列执行操作，其中，所述外部访问请求包括作为刷新请求信号的响应的刷新执行请求。
16.如权利要求15所述的半导体存储器件，其中，所述刷新请求电路具有定时器功能，并且每次过去了固定的时间段，就向外部输出所述刷新请求信号。
17.如权利要求15所述的半导体存储器件，其中对于所述刷新执行请求，使用由一条单独信号线传送的信号。
18.如权利要求15所述的半导体存储器件，其中对于所述刷新执行请求，使用一条专用命令。
19.如权利要求15所述的半导体存储器件，还包括寄存器，其保存由所述处理电路得出的、与外部访问请求相关的信息的译码结果。
20.如权利要求19所述的半导体存储器件，其中，在所述存储单元阵列中执行与第一外部访问请求相对应的操作的同时，如果所述处理电路接收到第二外部访问请求，则所述处理电路将与所述第二外部访问请求相关的信息的译码结果保存在所述寄存器中，并且在结束了与所述第一外部访问请求相对应的操作后，所述处理电路基于保存在所述寄存器中的译码结果，指示将在所述存储单元阵列中执行的操作。
21.如权利要求20所述的半导体存储器件，还包括流水线执行控制电路，其在所述存储单元阵列中结束了与所述第一外部访问请求相对应的操作后，指示执行与所述第二外部访问请求相对应的操作。
22.如权利要求19所述的半导体存储器件，其中，所述寄存器具有命令寄存器和地址寄存器，所述命令寄存器用于保存与所述外部访问请求相关的命令信息的译码结果，所述地址寄存器用于保存地址信息的译码结果。
23.如权利要求15所述的半导体存储器件，其中，由所述处理电路和所述阵列控制电路按照流水线化的操作来执行与外部访问请求相关的操作。
24.一种存储器系统，包括根据权利要求1所述的半导体存储器件；和输出与外部访问请求相关的信息的控制器，其中，所述控制器接收刷新请求信号，并且输出刷新执行请求作为响应。
25.如权利要求24所述的存储器系统，其中所述控制器在所述控制器接收到所述刷新请求信号后的固定时间段内，输出所述刷新执行请求。
26.如权利要求24所述的存储器系统，其中所述控制器在与存储单元的数据读或数据写相关的访问请求和刷新执行请求之间执行仲裁处理，并且基于仲裁结果输出外部访问请求。
27.一种半导体存储器件，包括存储单元阵列，其中排列有多个存储数据的存储单元；处理电路，其译码与从提供自外部的、对所述存储单元阵列的外部访问请求相关的命令信息，并基于译码结果来指示将在所述存储单元阵列中执行的操作；和阵列控制电路，其基于来自所述处理电路的指示，对所述存储单元阵列执行操作，其中，当与所述外部访问请求相关的命令信息和地址信息处于预定的组合中时，所述处理电路指示执行刷新操作，以保持所述存储单元阵列中的存储单元内所存储的数据。
28.如权利要求27所述的半导体存储器件，还包括地址控制电路，其控制执行所述刷新操作的地址，其中，所述地址控制电路具有一个计数器，当与外部访问请求相关的所述命令信息和所述地址信息处于预定的组合中时，所述计数器的值每次变化预定的值，并且，所述地址控制电路基于所述计数器值来确定执行刷新操作的地址。
29.如权利要求27所述的半导体存储器件，其中，所述存储单元阵列由多个区段组成，并且其中，对于每个区段都包括所述处理电路和阵列控制电路，并且使得每个区段都是独立可控的。
全文摘要
本发明涉及半导体存储器件和存储器系统。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存与提供自外部的访问请求相关的信息的译码结果，并且在处理电路即芯片控制电路和地址译码器中对与来自外部的访问请求相关的信息的译码，以及由访问控制电路在存储单元阵列中执行的与外部访问请求相对应的操作可以相互独立地并行执行，从而可以多重输入来自外部的访问请求，并且对于存储单元阵列中与外部访问请求相对应的操作和译码可以实现流水线化的操作，因此能够加快对半导体存储器件的访问操作，而不会引起任何问题。
文档编号G11C11/407GK1700352SQ20041008179
公开日2005年11月23日 申请日期2004年12月31日 优先权日2004年5月21日
发明者藤冈伸也, 佐藤光德 申请人:富士通株式会社