专利名称：锁存电路和包括该电路的同步存储器的制作方法
技术领域：
本发明涉及一种用在同步存储器中的锁存电路，其具有内部时钟电路，用于产生和外部时钟信号同步的内部时钟信号，以锁存地址信号、命令信号以及数据信号，并其根据该内部时钟信号来输入和输出地址信号、命令信号以及数据信号。本发明还涉及包括该锁存电路的同步存储器。
对于用在例如同步动态随机访问存储器(SDRAM)的现有同步存储器中的锁存电路，在规范中详细定义了输入信号的建立时间和保持时间，输入和输出引脚电容以及输入和输出幅度，从而在芯片内部和外部之间的输入/输出接口操作在高频率(即高速)。另一方面，为了增加芯片内部操作速度，较精细处理以及较高速度器件的开发是有效的，但难以跟上接口的高频率(高速)操作。因此，芯片内部的操作速度和接口处的操作速度之间的差距趋向增加。在这种情况下，为了增加芯片内部的操作速度，能并行读取和写入多比特数据的预取(prefetch)存储器是有效的。
作为典型的预取存储器，双数据速率同步动态随机访问存储器(DDR-SDRAM)是已知的。DDR-SDRAM在外部时钟的上升沿和下降沿传输数据，即以和在外部时钟一个周期内传送单个数据的同步操作相比的双倍数据速率。在DDR-SDRAM中，预取比特的数目等于2N，其中N代表数据引脚(DQ)的数目。因此，实现2N预取。此外，在作为DDR-SDRAM改进的DDR2-SDRAM中，连续在每两个外部时钟周期上执行数据传输。在这种情况下，预取比特数目等于4N.因此，实现了4N预取。通过如上所述增加预取比特的数目，改进了数据传输速率。在8比特(×8)结构中，N等于8。
在2N预取中，并行读取2×8(＝16)比特数据并在两个分离的定时输出，即和每个外部时钟周期的上升沿和下降沿同步。因此，2N预取允许芯片内部操作频率等于外部时钟的外部时钟频率的1/2。在4N预取中，并行读取4×8(＝32)比特数据，并在四个分离的定时输出，即和外部时钟的每两个周期的上升沿和下降沿同步。因此4N预取允许芯片内部操作频率等于1/4。因此，这样的预取结构在提高和接口较高频率操作一致的芯片内部操作速度中是有效的。
然而，即使使用预取结构，也不可能在从芯片外部捕获诸如命令信号、地址信号或数据信号的外部输入信号到芯片内部的部分提高操作速度。上述部分用锁存电路实现，时钟频率必须等于外部时钟频率，从而允许地址信号、命令信号或数据信号按照和外部时钟同步来输入和输出。因此，即使采用预取结构，同步存储器的操作频率也受锁存电路性能的限制。
近来，通过将电源电压从2.5V降低到1.8V进一步到1.5V，并缩小外部输入信号的幅度来实现接口上的较高频率操作。相应的，通过将预取比特数目从2N增加到4N，进一步到8N来提高芯片内部操作速度。在此情形下，也要求锁存电路操作速度提高，从而满足接口处的较高频率操作。
参考图1到3，将说明现有DDR2-SDRAM。图1和2所示的命令锁存电路130包括命令解码器131，锁存电路132，以及输出电路132。通过命令解码器131、锁存电路132以及输出电路133将多种外部命令信号RASB，CASB，WEB和CSB捕获到芯片的内部电路。给锁存电路132提供内部时钟信号CLKB作为用于锁存的控制信号。
如图3所示，和外部时钟信号CK上升沿同步的内部时钟信号CLKB被提供给锁存电路132。因此，外部时钟信号CK和内部时钟信号CLKB在操作频率上彼此相等。因此，命令锁存电路130包括锁存电路132，其对应于内部时钟信号CLKB并可操作在和外部时钟信号CK的外部时钟频率相等的操作频率上。
对于DDR2-SDRAM的标准数据传输速率667Mbps，外部时钟信号CK的频率周期(TCK)是3ns。在此情况中，内部时钟信号CLKB具有对应于数据传输速率是333Mbps的DDR-SDRAM一半的脉冲宽度，大约1.5ns。因此，因为诸如更精细处理以及较高速度器件的实现没有显著改进，难于在捕获或取出命令信号中保留足够的裕度(margin)。在此情况中，可能由于不充足的裕度而引起操作错误的出现。
结果，芯片内的操作频率受锁存电路性能的限制。即使采用预取结构，也难以实现高频存储器。此外，锁存电路内部的高频率操作会恶化建立和保持特性。
发明内容
因此本发明的一个目的是提供一种锁存系统，其能增加高频操作上的锁存裕度，从而改进建立和保持特性并防止操作错误。
本发明的另一目的是提供一种包括上述锁存系统的同步存储器。
本发明的特殊目的是提供一咱适于高频操作的锁存电路。
根据本发明，提供一种锁存系统，其用于锁存作为外部输入信号的、从外部提供的、与外部时钟信号同步的命令信号、地址信号或数据信号，并且其包括内部时钟产生电路，用于产生作为单触发脉冲的、和外部时钟信号同步的两个内部时钟信号，以及一对锁存电路，用于由内部时钟信号锁存命令信号、地址信号或数据信号。
为提供用在同步存储器中用于锁存命令信号、地址信号以及数据信号并适于高频操作的锁存电路，根据本发明的锁存系统所具有的结构使得响应于外部时钟信号产生两个内部时钟信号并将其提供给两个锁存电路，用于锁存命令信号、地址信号以及数据信号。通过此结构，可将内部时钟频率降到外部时钟频率的1/2。因此能增加内部时钟信号的脉冲宽度，并增加高频操作时的锁存裕度。
因此，在数据传输速率是667Mbps的DDR2-SDRAM中，内部时钟信号的脉冲宽度可从现有同步存储器的1.5ns增加到大约2.8ns。
由于锁存电路的操作频率和现有同步存储器相比可降至1/2，因此能在锁存电路的内部节点处保留足够的操作裕度，并改进了受操作裕度影响的建立和保持特性。
内部时钟产生电路产生是单触发脉冲的内部时钟信号。因此，即使外部时钟信号供应停止，例如在自刷新模式中，也可以重新设定内部时钟信号，从而避免操作错误。
图1是具有命令锁存电路的现有同步存储器的功能框图；图2是图1所示命令锁存电路的电路框图；图3是描述图1所示命令锁存电路操作的时序图；图4是根据本发明第一实施的具有读取命令锁存电路的同步存储器的功能框图；图5是图4所示内部时钟产生电路的电路框图；图6是图4所示读取命令锁存电路的电路框图；图7是描述图6所示读取命令锁存电路操作的时序图；
图8是描述作为本发明第二实施例的图6所示读取命令锁存电路在自刷新模式中的操作的时序图；图9是显示作为本发明第三实施例的作为包括该锁存电路的同步存储器的DDR-SDRAM的图；图10是显示具有8个存储器块的DDR-SDRAM的存储芯片布局的图；图11是根据本发明第四实施例的具有预充电命令锁存电路的同步存储器的功能框图；图12是描述图11所示预充电命令锁存电路操作的时序图；图13是根据本发明第五实施例的具有地址锁存电路的同步存储器的功能框图；图14是图13所示地址锁存电路的电路框图；图15是描述图13所示地址锁存电路操作的时序图。
具体实施例方式
现在，将参考附图对本发明的几个优选实施例进行说明。
第一实施例参考图4到7，将说明具有根据本发明第一实施例的读取命令锁存电路的同步存储器。在下文中，仅说明和本发明相关的同步存储器部分，省略对剩余部分的说明。
参考图4，同步存储器包括外部时钟输入电路1，内部时钟产生电路2，读取命令锁存电路3，外部信号输入电路4，以及Y系列电路5。
根据本发明的同步存储器的特征在于4N预取操作。内部时钟产生电路2产生两个内部时钟信号CLKB1和CLKB2。读取命令锁存电路3在一对锁存电路32A和32B处接收内部时钟信号CLKB1和CLKB2。
外部时钟输入电路1是提供有外部时钟信号CK和CK的运算放大器，并发送放大结果到内部时钟产生电路2。内部时钟产生电路2包括一对脉冲产生电路21A和21B以及计数器22。脉冲产生电路21A和21B产生两个单触发脉冲(one-shot pulses)作为内部时钟信号CLKB1和CLKB2，并将内部时钟信号CLKB1和CLKB2传送到读取命令锁存电路3。读取命令锁存电路3包括命令解码器31，锁存电路32A和32B以及输出电路33。锁存电路32A和32B通过解码器31接收来自外部信号输入电路4的命令信号。锁存电路32A和32B分别通过内部时钟信号CLKB1和CLKB2锁存命令信号，并通过输出电路33传送命令信号到存储器块中的Y-系列电路5。
参考图5，将详细说明内部时钟产生电路2。如图所示，每个脉冲产生电路21A和21B包括两个输入侧反相器、输出侧反相器，延迟电路、两个与非锁存电路以及输出电路。输出电路包括在电源和地电平之间串联连接的第一到第三晶体管，并且两个反相器形成具有连接到第一和第二晶体管连接点的输入端子并产生内部时钟信号CLKB1和CLKB2的触发器。
给输入侧反相器之一提供外部时钟输入电路1的输出。给另一个输入侧反相器提供脉冲产生电路21A或21B的输出。给与非锁存电路之一提供一个输入侧反相器的输出以及计数器22的输出。计数器22产生两个信号，即提供到脉冲产生电路21A和21B的非反相和反相信号，如以下结合计数器22描述的。通过延迟电路将另一个输入侧反相器的输出以及一个与非锁存电路的输出提供到另一个与非锁存电路。该另一个与非锁存电路产生由输出侧反相器反相并提供到第一晶体管栅极和第三晶体管栅极的输出。将外部时钟输入电路1的输出提供给第二晶体管的栅极。
通过延迟电路延迟输出信号，产生具有等于延迟时间的脉冲宽度的单触发脉冲。利用此结构，获得对应于外部时钟信号1/2频率的作为单触发脉冲的内部时钟信号。
如图5所示，计数器22具有两个锁存电路23A和23B以及两个反相器。提供外部时钟输入电路1的输出和锁存电路23B的输出到锁存电路23A，并产生输出，该输出通过反相器之一提供到锁存电路23B和脉冲产生电路21B。通过另一个反相器提供外部时钟输入电路1的输出到锁存电路23B，并产生提供到锁存电路23A和脉冲产生电路21A的输出。
因此，内部时钟产生电路2具有一对单触发脉冲产生电路(脉冲产生电路21A和21B)和时钟计数器电路(计数器22)。每个单触发脉冲产生电路产生和外部时钟信号CK上升沿同步的单触发信号。时钟计数器电路通过分频外部时钟信号产生非反相和反相信号，并交替启动单触发脉冲产生电路中的一个和另一个。内部时钟产生电路2产生内部时钟信号CLKB1和CLKB2。因此，交替产生和外部时钟信号CK上升沿同步的单触发脉冲。
下面参考图6，读取命令锁存电路3包括解码器3，命令锁存电路32以及输出电路33。
解码器31具有与非门，该与非门被提供有来自外部信号输入电路4(图4)的外部信号，用于产生提供到命令锁存电路32的解码信号。注意到在此图6中的“RAST”是行地址选通选中(Row AddressStrobe True)并且代表高电平是有效电平。命令锁存电路32具有锁存电路32A和32B。输出电路33具有响应于锁存电路32A和32B的或门，用于产生发送到Y系列电路5(图4)的输出信号MDRDT。给锁存电路32A和32B分别提供来自内部时钟信号产生电路2的第一和第二内部时钟信号CLKB1和CLKB2，并且随后响应于内部时钟信号CLKB1和CLKB2产生输出信号MDRDT。锁存电路32A和32B的每一个都和图2的锁存电路132相同，在此省略其细节描述。
在上述例子中，显示了读取命令锁存系统。输出信号MDRDT是读取控制命令信号。命令解码器31包括普通类型的与非门，并通过参考规格表组合外部命令信号来解码每个命令信号。命令锁存电路包括分别和内部时钟信号CLKB1和CLKB2下降沿同步操作的一对锁存电路。更具体的，在内部时钟信号CLKB1的下降沿，锁存电路之一锁存输入命令信号。在输入命令信号是读取命令信号的例子中，产生输出信号MDRDT。然后，在内部时钟信号CLKB2的下降沿，另一个锁存电路所存输入命令信号。在输入命令信号是读取命令信号的例子中，产生输出信号MDRDT。在此，锁存电路的输出经历或逻辑，以产生输出信号。更具体的，在锁存电路任何之一锁存读取命令信号的例子中，产生输出信号MDRDT。
作为4N预取的特性，禁止输入与时钟信号连续上升沿同步的相同的命令信号。更具体的，如果内部时钟信号CLKB1锁存了读取命令信号，则该读取命令信号部不会被在内部时钟信号CLKB1之后下一个内部时钟信号CLKB2连续锁存。因此，允许每一锁存电路操作在外部时钟信号的两个周期上。在外部时钟信号CK具有3ns周期和数据传输速率是667Mbps的例子中，锁存电路操作在两倍宽的6ns周期。因此，锁存电路操作在对应于外部时钟信号CK的外部时钟频率的1/2频率。
除了图4到6之外参考图7，将描述读取操作。在此假定读取命令信号在上升沿“0”和上升沿“3”输入。
在4N预取中，规范中定义可在2个或更多时钟间隔提供读取命令信号。这是因为芯片内读取操作在两个时钟周期内执行。通过使用此技术，4N预取存储器和2N预取存储器相比实现约两倍的操作频率改进。因此，如果读取命令信号在外部时钟信号CK的上升沿“0”输入，下一命令在外部时钟信号CK的上升沿“2”或更晚的上升沿输入。在此，作为内部时钟信号CLKB1，在外部时钟信号CK的偶数上升沿产生单触发脉冲。
另一方面，作为内部时钟信号CLKB2，在外部时钟信号CK的奇数上升沿产生单触发脉冲。在此实施例中，通过使用内部时钟信号CLKB1和CLKB2锁存命令信号。因此，当DDR2-SDRAM具有667Mbps数据传输速率时，每一内部时钟信号CLKB1和CLKB2的脉冲宽度可以加宽到大约2.8ns。由于使用单触发脉冲，因此即使当操作频率低且相同命令之间的间隔是一个时钟时也能锁存命令信号。
第二实施例作为第二实施例，将描述第一实施例中的同步存储器用于自刷新模式的例子。
在自刷新模式中，使用和图4读取命令锁存电路等效的锁存电路作为自刷新锁存电路。使用和图5、6显示的类似的电路结构而不做任何改变。
在自刷新模式中，DRAM中存储单元内的电荷保持在低电功率。不需要给进入自刷新模式的芯片提供外部信号。在芯片内部，在预定周期自动执行自刷新操作以保持存储单元内的信息。因此，通常在自刷新模式中停止提供外部时钟信号到芯片。在规范中，允许在输入自刷新命令SELF的下一个周期停止外部时钟信号。
如图8所示，当外部时钟信号CK锁存自刷新命令SELF时，时钟启动信号CKE转为无效，从而外部时钟信号的输入停止。
作为单触发脉冲的内部时钟信号CLKB1变为高电平并自动重新设定。不产生内部时钟信号CLKB2，因为外部时钟信号停止。
当自刷新模式回到正常操作模式时，由自刷新退出命令EXIT激活时钟启动信号CKE，从而输入外部时钟信号CK。然后，产生内部时钟信号。
在此实施例中，内部时钟产生电路使用单触发脉冲来满足上述规范。更具体的，用外部时钟信号CK的上升沿产生内部时钟信号CLKB1的下降沿，内部时钟信号CLKB1的上升沿自发的作为单触发脉冲出现。另一方面，不产生内部时钟信号CLKB2，因为外部时钟信号CK停止。因此，在此实施例中，当SDRAM自刷新操作时，从未出现内部时钟信号不重新设定的状态。因此，不可能引起操作错误。
在第一和第二实施例中，用于响应于作为外部命令信号的命令信号的命令锁存电路的内部时钟频率降低到外部时钟频率的1/2。因此能够增加内部时钟信号的脉冲宽度，并当高频率操作时加宽锁存裕度。因此，由于锁存电路的操作频率可降低到1/2，因此能在锁存电路的内部节点处保留操作裕度，并改进由操作裕度影响的建立和保持特性。
第三实施例下面参考图9和10，将说明DDR-SDRAM作为第三实施例。
参考图9，通过时钟输入电路11提供外部时钟信号CK和CK到内部时钟产生电路12。
提供了外部时钟信号CK和CK，内部时钟产生电路12产生两个单触发脉冲作为内部时钟信号CLKB1和CLKB2。通过内部时钟信号CLKB1和CLKB2的定时，可以控制地址信号、命令信号以及其他不同的内部控制信号。
命令输入电路13提供有控制输入信号，该控制输入信号包括和外部时钟信号CK和CK同步的行地址选通信号RAS、列地址选通信号CAS、写入启动信号WE以及芯片选择信号CS，并传送控制输入信号到命令锁存电路4。给命令锁存电路14提供来自内部时钟产生电路12的两个内部时钟信号CLKB1和CLKB2，并锁存控制输入信号。
通过公共输入端子地址向具有地址缓冲器功能地址(Add)输入电路15提供X地址信号和Y地址信号，并按时间顺序和外部时钟CK和CK同步地传送X地址信号和Y地址信号到地址(Add)锁存电路16。通过Add输入电路15提供的X地址信号和Y地址信号由Add锁存电路16捕获。
Add锁存电路16捕获的X地址信号被提供到具有预解码器功能的X冗余控制电路45。X冗余控制电路45产生提供到存储器块70的X解码器73(图10)的输出信号，以产生用于字线WL的选择信号。通过选择字线WL的操作，小读取信号出现在存储器阵列71的互补位线BL上，并由读出放大器放大。
另一方面，Add锁存电路16捕获的Y地址信号被提供到具有预解码器功能的Y冗余控制电路42。Y冗余控制电路42产生提供到存储器块70的Y解码器72的输出信号，以产生用于位线BL的选择信号。
下面将说明存储器块70的外围电路。
被提供有来自命令锁存电路14的多种信号，Y控制电路41通过Y冗余控制电路42访问存储器块70的Y解码器72。更具体的，在Y冗余控制电路42的列地址缓冲器内捕获的地址信号被作为预置数据提供到包含在Y控制电路41内的列地址计数器。根据命令信号指定的操作模式(后面将描述)，列地址计数器将列地址信号作为预置数据或由连续递增该列地址信号所获得的值传送到Y解码器72。
被提供有来自命令锁存电路14的多种命令信号，X控制电路43通过X冗余控制电路45访问存储器块70的X解码器73。
在刷新模式中，X冗余控制电路45中的行地址缓冲器捕获由刷新计数器44产生刷新地址信号作为行地址信号，以用于刷新控制。在此实施例中，通过内部时钟产生电路12捕获刷新地址信号作为行地址信号，虽然本发明并不局限于此。
Y冗余控制电路42和X冗余控制电路45的每一个存储缺陷地址，并将该存储的缺陷地址和如上所述的捕获的地址信号比较。当它们之间相互一致时，Y冗余控制电路42或X冗余控制电路45请求Y解码器72或X解码器73选择备用字线WL或备用位线BL，并禁止对于正常字线WL或正常位线BL的选择操作。
给读取控制电路51和写入控制电路61提供来自命令锁存电路14的外部时钟信号(例如时钟信号、时钟启动信号、芯片选择信号、列地址选通信号、行地址选通信号、写入启动信号以及数据输入/输出掩码控制信号)以及对应于存储体的地址信号，虽然并不限于此。根据这些信号的电平改变或定时，读取控制电路51和写入控制电路61产生多种控制信号，例如用于控制DDR-SDRAM内操作模式的控制信号，以及和其对应的多种定时信号。为此目的，每个读取控制电路51和写入控制电路61都具有控制逻辑以及模式寄存器。
由存储器块70内的读出放大器放大以及由列交换电路(未示出)选择的存储信息被连接到公共输入/输出线MIO，并传送到主放大器53。主放大器53被实施为在存储器块70中的主放大器74(图10)，以及和写入电路的写入放大器67。更具体的，在读取操作的例子中，通过Y交换电路读取的读取数据信号被放大并通过作为输出缓冲器的数据输出电路55从外部端子DQ输出。另一方面，在写入操作的例子中，从外部端子DQ提供的写入数据信号通过作为输入缓冲器的数据输入电路64被捕获并通过写入电路传送到公共输入/输出线MIO和选定的位线BL。通过读出放大器的放大操作传送写入数据信号到选定的位线BL，并且存储单元79的电容保持对应于该写入数据信号的电荷。
在被提供操作电压(例如电压VDD和来自电源端子的电压VSS)的情况下，内部电源产生电路80产生预充电电压VDD/2，板极电压VDD/2，内部递升电压(internal step-up voltage)VPP，内部递减电压(internal step-down voltage)VDL以及衬底背面偏压(substrate backbias voltage)VBB。
参考图10，将说明包括多个存储器块70的DDR-SDRAM芯片7。
如图10所示，存储器芯片7包括8个存储器块70。因此在本实施例的SDRAM中，存储器芯片7包括多个存储器块或体(bank)。每个存储器块70包括存储器阵列71，Y解码器72，X解码器73，以及主放大器74。X解码器73沿存储器阵列71的一侧布置。Y解码器72和主放大器74布置于接近存储器芯片7的中心，并和X解码器73垂直。
由其X解码器73相互邻近的每一对两存储器块70形成存储体。在存储器芯片7的横向方向(即在图中的水平方向)，两个存储体平行配置，从而四个存储器块70在单行中对准。外围电路沿存储器芯片7的横向方向配置在存储器芯片7的中心。在和横向方向垂直的方向(即在图中的垂直方向)，相对于外围电路对称配置上面两个存储体和下面两个存储体，从而上面两个存储体的Y解码器72和主放大器74和下面两个存储体的那些相对。从而，8个存储器块70形成单个存储器芯片7。
除图10之外再参考图9，每个存储器块70的存储器阵列71具有多个子阵列，该子阵列由从X解码器72沿图中水平方向延伸的字线WL所分离，并且主字线延伸通过子阵列并连接到子阵列中的多个子字线。通过子字线选择线来选择子字线。因此，采用层级式(hierarchical)字线系统。通过此结构，连接到每一单个子字线上的存储单元79的数目减少，从而以高速执行选择子字线的操作。
此外，每个存储器块70的存储器阵列71具有多个由从Y解码器72延伸的Y选择线分离的子阵列。这些子阵列划分位线BL。因此，连接到位线BL的存储单元79的数目减少，从而可以确保从存储单元79读取到位线BL上的读取数据电压。存储单元79包括动态存储单元，其中存储器电容中电荷的存在和不存在分别对应于数据“1”和数据“0”。由存储器电容中的电荷和位线BL上的预充电电荷间的电荷耦合来执行读取操作。因此，通过减少连接到位线BL的存储单元79的数目，可以确保要求的信号量。
虽然在图中没有显示，但子字驱动器阵列配置在每个子阵列的左侧和右侧。在上侧和下侧(在位线方向)配置读出放大器阵列。给每个读出放大器阵列提供列选择电路和位线预充电电路。通过选择字线(子字线)，从存储单元中读取数据。此时检测到出现在每个位线上的微小的电位差，并由读出放大器放大。
虽然没有具体限制，但主输入/输出线MIO在图10中垂直方向延伸到子字驱动器阵列上方。沿读出放大器阵列配置本地输入/输出线LIO。通过行选择信号，本地输入/输出线LIO和主输入/输出线MIO被连接。外围电路连接到总输入/输出线GIO，该输出线GIO连接到对应于选定存储体的主输入/输出线MIO。总输入/输出线GIO连接到填充(pad)DQ-PAD，该DQ-PAD通过输入/输出FIFO(先入先出)电路和作为输入与输出缓冲器的输入与输出电路连接到外部端子DQ。
虽然图10中没有显示，但给存储器芯片7提供适当的外围电路。从Add输入电路(图9)15提供的地址信号被Add锁存电路16按照与外部时钟信号CK和CK同步方式捕获。此后，响应于命令信号，由行地址缓冲器和列地址缓冲器的电路以地址多路复用方式捕获该地址信号。然后由每个地址缓冲器保持该提供的地址信号。例如，行地址缓冲器和列地址缓冲器的每一个都在单个存储周期期间保持该捕获的地址信号。具有晶体管(MOSFET)等用于比较存储在熔丝中的存储地址和输入地址的Y冗余控制电路42和X冗余控制电路45也形成在存储器芯片7的中心。
在本实施例的DDR-SDRAM中，在形成一个存储体的两个存储器阵列71中，8个存储器排列成用于4个体的阵列，该4个体的地址通过在主输入/输出线MIO上的地址按照用于Y0和Y1的“0”和“1”来识别。更具体的，地址“0”对应于Y0＝0和Y1＝0，地址“1”对应于Y0＝1和Y1＝1，地址“2”对应于Y0＝0和Y1＝1，并且地址“3”对应于Y0＝1和Y1＝0。
在此状态中，在读取操作中，相应于列地址信号来从两个存储器阵列中选择32比特，从每个存储器阵列中选择16比特。通过使用总输入/输出线GIO，输出32比特数据。因此，执行4N预取操作(N＝8)。更具体的，输出电路产生和时钟信号CK的第一上升沿同步的8比特地址“0”，和时钟信号CK的第一下降沿同步的8比特，和时钟信号CK的第二上升沿同步的8比特，以及和时钟信号CK的第二下降沿同步的8比特，即在四个时刻的每一个产生8比特。
虽然没有明确限制，如上所述，具有大存储容量(例如256兆比特)的DDR-SDRAM的存储器芯片被划分为8个存储器块，并且该存储器块两个相邻存储器块形成一个体。每个存储器块被分为8×16阵列作为子阵(submat)。每个单个子阵包括512×512比特。因此，将512存储单元79连接到单个子字线。类似的，512存储单元79被连接到位线BL。在以下说明中，主输入/输出线MIO被简化称为MIO线，总输入/输出线GIO被简化称为GIO线。
主放大器电路、主放大器输出电路、GIO线以及输出寄存器电路中的每一个都被分配给每个地址“0”、“1”、“2”和“3”。如上所述，从主放大器74到输出寄存器的数据传输对于地址“0”、“1”、“2”和“3”同时进行。更具体的，在MIO线上读取的32比特数据被主放大器74同时检测并传输到输出寄存器。根据开始地址Y0和Y1，输出寄存器内的数据和外部时钟CK的上升沿和下降沿同步输出。因此，在本实施例中，32个主放大器74和32条GIO线同时操作。
第四实施例参考图11和12，将描述作为第四实施例的具有预充电(PRE)命令锁存电路的同步存储器。第四实施例结构基本上和第一实施例类似，除了将读取命令锁存电路3替换为PRE命令锁存电路3-A。更具体的，命令锁存电路3-A没有用于选择两个锁存电路输出之一的输出电路。命令锁存电路3-A的两个输出之一由存储体选择。相似部分由相同参考标记表示，并不再说明。
参考图11，同步存储器包括外部时钟输入电路1，内部时钟产生电路2，PRE命令锁存电路3-A，外部信号输入电路4以及X系列电路6。
更具体的，PRE命令锁存电路3-A包括锁存电路32A和32B，并产生两个输出信号MDPRET1和MDPRET2。在DDR2-SDRAM中，仅在预充电命令的例子中相同命令之间的间隔是一个时钟。因此，如果将图4中结构直接应用到PRE命令锁存电路，当输入连续命令时可能引起操作错误。因此，使用对于相同存储体来说预充电命令的命令间隔是两个时钟或更多的事实，锁存电路32A和32B传送输出信号MDPRET1和MDPRET2到每个存储体中的X系列电路6。每个存储体中的X系列电路6在预充电控制电路输入部分具有带有或逻辑的结构。
参考图12，假定用于存储体0和1的预充电命令PRE0和PRE1分别在外部时钟信号上升沿0和1连续输入。在此状态中，锁存电路32A和32B的输出信号MDPRET1和MDPRET2连续并独立输出。然而，用于相同存储体的预充电命令不是被连续输入。因此，存储体0中的预充电电路由信号MDPRET1操作，而存储体1中的预充电电路由信号MDPRET2操作。
因此，通过使用图11的结构，PRE命令锁存电路3-A显示和第一实施例类似的效果。
第五实施例下面参考图13到15，将说明作为第五实施例的具有地址锁存电路的同步存储器。第五实施例结构基本上和图4和图11中的第一以及第四实施例类似，除了读取命令锁存电路3或预充电命令锁存电路3-A被替换为地址锁存电路3-B，并且外部信号输入电路4被替换为地址信号输入电路4-B。更具体的，地址锁存电路3-B接收每个地址，没有解码器。从锁存电路输出选择的一个地址被传送到X系列电路或Y系列电路中的存储体。相似部分用相同参考标记表示，并省略对其说明。
参考图13，本实施例中的地址锁存系统包括外部时钟输入电路1，内部时钟产生电路2，对应于地址A0的A0地址锁存电路3-B以及A0地址信号输入电路4-B，以及对应于该存储器块的Y系列电路5以及X系列电路6。地址锁存电路3-B和地址信号输入电路4-B分别对应于图9中的Add锁存电路16和Add输入电路15。
在地址锁存系统中，和命令信号不同，地址信号在每个时钟周期和外部时钟信号上升沿同步地输入。因此，没有直接应用图4和图11的电路结构。A0地址锁存电路3-B包括具有锁存电路34A和34B的地址锁存电路以及由地址选择电路35形成的输出电路。
参考图14，将说明A0地址锁存电路3-B。对于每个剩余地址，提供类似地址锁存电路。
提供有内部时钟信号CLKB1和CLKB2，锁存电路34A和34B锁存地址AT0。地址选择电路35通过相应内部时钟信号传送作为输出信号PAT0的由锁存电路34A和34B之一锁存的地址到存储体的外围电路。
上述命令锁存电路的输出是在解码外部命令信号之后，通过单触发脉冲，使用用于各个命令的高启动信号产生的。因此，每次输出命令之后，命令锁存电路的输出必须被重新设定，以等待下一输入。另一方面，地址锁存电路34的输出无需每次被重新设定。
这是因为地址信号的数目对于1吉比特多达14个，并且解码之后的解码信号在芯片内不能操作。因此，直接锁存并传送解码之前的未解码信号。因此，在高和低电平的地址信号都是有效信号，无需被重新设定。
参考图15，假定外部地址1和0连续在外部时钟信号的上升沿0，1，2和3输入。在此状态中，在外部时钟信号每个上升沿0和2输入的地址“1”被内部时钟信号CLKB1锁存，并被作为地址输出信号PAT0传送到X-或Y系列电路。在外部时钟信号每个上升沿1和3输入的地址“0”被内部时钟信号CLKB2锁存，并被作为地址输出信号PAT0传送到X-或Y系列电路。
因此，通过图13的结构，A0地址锁存电路显示类似第一实施例的效果。
图14所示电路结构可用不同的电路结构替换，只要实现上述功能。
在根据本发明的锁存系统中，内部时钟产生电路响应于外部时钟信号CK产生两个内部时钟信号CLKB1和CLKB2。用于每个命令信号、地址信号和数据信号的锁存电路用响应于内部时钟信号的两个锁存电路实现，从而容易地适于将双倍周期阶段。上述电路适于具有用于命令信号、地址信号以及数据信号的锁存电路并要求高频操作的同步装置。
虽然本发明结合其实施例进行说明，但本领域技术人员能十分容易的以不同方式应用本发明，而不背离本发明的范围。
权利要求
1.一种锁存系统，用于锁存从外部提供的、与外部时钟信号同步的外部输入信号，该锁存系统包括内部时钟产生电路，用于产生作为单触发脉冲的、和外部时钟信号同步的两个内部时钟信号，以及一对锁存电路，用于由该两个内部时钟信号锁存外部输入信号。
2.根据权利要求1的锁存系统，其中内部时钟信号之一和外部时钟信号的第一上升沿同步，而另一个内部时钟信号和在该第一上升沿之后的下一外部时钟信号的第二上升沿同步。
3.根据权利要求2的锁存系统，其中内部时钟信号具有对应于1/2外部时钟信号频率的频率。
4.根据权利要求3的锁存系统，进一步包括解码器，用解码作为外部输入信号的读取命令信号，以产生解码读取命令信号，并发送该解码读取命令信号到锁存电路，以及输出电路，其提供有由锁存电路产生的作为单触发脉冲的锁存输出信号，以产生要被发送到存储器块预定外围电路的输出信号。
5.根据权利要求3的锁存系统，进一步包括解码器，用于解码作为外部输入信号的刷新命令信号，以产生解码刷新命令信号，并发送该解码刷新命令信号到锁存电路，以及输出电路，其提供有由锁存电路产生的作为单触发脉冲的锁存输出信号，以产生要发送到存储器块预定外围电路的输出信号。
6.根据权利要求3的锁存系统，进一步包括解码器，用于解码作为外部输入信号的预充电命令信号，以产生解码预充电命令信号，并发送该解码预充电命令信号到锁存电路，存储器块的预定外围电路具有或电路，用于选择由锁存电路产生的作为单触发脉冲的锁存输出信号。
7.根据权利要求3的锁存系统，其中锁存电路提供有地址信号并产生作为单触发脉冲的锁存输出信号，该锁存系统进一步包括选择电路，用于选择由锁存电路产生的锁存输出信号，以产生要发送到存储器块预定外围电路的选定输出信号。
8.一种包括如权利要求1所述的锁存系统的同步存储器。
9.一种包括如权利要求2所述的锁存系统的同步存储器。
10.一种包括如权利要求3所述的锁存系统的同步存储器。
11.一种包括如权利要求4所述的锁存系统的同步存储器。
12.一种包括如权利要求5所述的锁存系统的同步存储器。
13.一种包括如权利要求6所述的锁存系统的同步存储器。
14.一种包括如权利要求7所述的锁存系统的同步存储器。
全文摘要
一种具有对应于和外部输出信号同步的两个内部时钟信号的锁存电路的两个锁存系统。该内部时钟信号和外部时钟信号的上升沿同步，并被产生为具有对应于外部时钟信号外部时钟频率1/2的频率的单触发脉冲。
文档编号G11C8/06GK1627441SQ200410096249
公开日2005年6月15日 申请日期2004年11月25日 优先权日2003年11月25日
发明者藤泽宏树 申请人:尔必达存储器株式会社