专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置，特别涉及具有数据传送电路的半导体装置，该数据传送电路具有将多位数据同时从存储元件中读出并串行输出的预取指令存储器。
背景技术：
这种预取指令存储器的数据传送方式，在时钟同步型半导体存储装置中，一般有利于动作频率的提高，实际上在DDR(Double Data rate)-1SDRAM(Synchronous Dynamic Random Access Memory)中为2N(N＝1；每个地址的I/O数目)预取指令；在DDR-2 SDRAM中为4N预取指令，通过提高预取指令的数目，可提高数据传送速率。但是，缩短芯片自身的读写时间是很困难。
因此，随着动作频率的提高，通过增加等待(latency)时间，并不能改善读写时间，仅仅能提高数据传送的速率。
实际上，DDR-1 SDRAM的数据传送速率是266Mbps(Megabit/second)，与此相对，使用同样性能的设备，在DDR-2 SDRAM中，可以实现533Mbps即两倍的数据传送速率。
但是，等待时间在DDR-1 SDRAM中是两个时钟，换算为读写时间为15ns，与此相对，在DDR-2 SDRAM中是4个时钟，读写时间和15ns相等。
而且，在DDR-2 SDRAM中，由于等待时间从两个时钟增到4个时钟，使数据总线复杂化，由于输出寄存器(FIFO(First In First OUT))的级数增加，也产生读写时间进一步延迟这样的问题。
另外近年来，不仅要求提高数据传送速率，而且也要求读写时间(等待时间)同样提高。
另外，在DDR SDRAM的读取单元电路中，对于执行2N预取指令动作的数据传送电路，例如可以参照下述专利文献1。在该专利文献1中公开了如下构成将读出到主输入输出线(MIO线)的32位数据在主放大器电路中同时放大，为了降低在通过全局输入输出线(GIO线)并行地传送到输出寄存器时的峰值电流，将数据以1st输出数据和2nd输出数据错开时序输出。
图11表示以往的DDR-1 SDRAM的读取时的2N预取指令、数据传送电路的一典型例。图12是表示图11所示构成的读出动作的一例的时序图。在图11所示的构成中，在与后述图1(本发明的实施例的构成)之间的比较中可以明白，在GIO线上，没有将数据在1个时钟周期期间内保持的构成。DDR-1 SDRAM的规格，如图12所示，在外部时钟信号CK的所有上升沿，可以输入读取指令(READ)，在GIO线上，如果在1个时钟期间内保持数据，将与下一个读取数据冲突，产生误动作。因此数据传送，从读取指令输入的时钟周期(例如图12的CK“0”)开始，使用以单触发脉冲(MAE0、MOE0)生成的信号进行，到下1个时钟周期(例如图12的CK“1”)的期间内，需要预先传送数据。
另外，如图11和图12所示，输入由外部时钟信号CK生成的读取时钟RCLK0并输出主放大器的输出控制信号MAE0、MOE0的MA控制电路110A，根据读取时钟RCLK0的上升沿、和延迟读取时钟RCLK0后的信号的上升沿，分别生成单触发脉冲(输出控制信号MAE0、MOE0)。在图11中，选择电路102，在偶数地址、奇数地址的读出数据当中，根据开始地址，执行两个输出和两个输出连接的切换，使应该先输出的数据输出到F-GIO线上，应该后输出的数据输出到S-GIO线上。而且，锁存电路103，在偶数地址、奇数地址的读取数据中，根据开始地址，延迟后输出的数据，输出到S-GIO线。选择电路108A，基于时钟信号CK20(与外部时钟CK同一频率)的上升沿和下降沿，选择输出寄存器(FIFO)的两个输出，作为串行数据输出。4级的锁存电路106的最后一级的输出(在时钟CK15的上升沿的输出)，在时钟CK20的上升沿被选择，4级的锁存电路107的最后一级的输出(在时钟CK20的上升沿输出)，在时钟CK20的下降沿被选择。输出缓冲器109，接受来自选择电路108A的输出，输出到外部数据端子DQ。
如图11所示，在以往的数据传送电路中，数据传送是从输入了读取指令的时钟开始，使用以单触发脉冲生成的信号而进行，在到达下一个时钟的期间内，需要预先进行数据的传送，因此，在GIO线上，不能在多个时钟周期的期间内保持数据。
因此，在预取指令数据传送中的流水线级“0”(Stage-0)为到输出寄存器电路(FIFO)的第1级，输出寄存器的锁存电路(106、107)需要4级。其结果存在读写时间难以缩短，随着动作频率的提高，等待时间增加这些的问题。
而且，随着寄存器电路的复杂化，也存在芯片面积的增加，和消耗电流增加的问题。
专利文献1特开2002-25265号公报(第7、9页，第4、9图)。
发明内容
本发明的主要目的在于，提供通过简化含有预取指令存储器构成的数据传送电路的构成，可以降低等待时间的半导体集成电路装置。
本发明的另一目的在于，提供通过削减输出寄存器的锁存电路的级数，可以简化输出电路的控制，节省电路面积，降低电流消耗的半导体集成电路装置。
如果对在本申请所公开的发明中具有代表性装置的概要进行简单说明，则其特征在于，在将多个数据同时读写的预取指令存储器中的、存储元件和数据焊盘之间的数据传送电路中，具有在数据总线上在多个时钟周期内保持数据的电路。
有关本发明一方案的半导体集成电路装置，包括第1信号传送路径，其并行传送多个数据信号；多个放大电路部，其分别接受上述多个数据信号；第2信号传送路径，其传送由上述多个放大电路部分别放大的上述多个数据信号；多个寄存器，其分别接受经过上述第2信号传送路径被传送的上述多个数据信号；和输出部，其根据同步用的时钟信号将分别保持在上述多个寄存器中的上述多个数据信号串行输出；上述多个放大电路部相对于上述多个数据信号中应先输出的其它数据信号，延迟应后输出的至少一个数据信号向上述第2信号传送路径的输出时刻；在上述第2信号传送路径上，将数据保持至少一个时钟周期期间。
有关本发明另一方案的半导体集成电路装置，包括控制电路，其基于将从半导体集成电路装置外部输入到上述半导体集成电路装置的时钟信号(也称为“外部时钟信号”)分频而生成的信号，生成激活的时序相位不同的第1及第2控制信号；和放大电路段，其具有4个放大电路、第1及第2选择电路、第1及第2锁存电路，上述4个放大电路分别接受从与4个地址对应的存储元件阵列中读出的数据信号，共同输入上述第1控制信号，响应上述第1控制信号，将与上述4个地址对应的数据信号分别放大输出；接受上述4个地址中两个偶数地址的数据信号的上述第1选择电路，根据读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径，接受上述两个偶数地址的数据信号中后输出的数据信号的上述第1锁存电路，响应上述第2控制信号，将锁存器输出向对应的信号传送路径输出；接受上述4个地址中两个奇数地址的数据信号的上述第2选择电路，根据上述读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径；接受上述两个奇数地址的数据信号中后输出的数据信号的上述第2锁存电路，响应上述第2控制信号，将锁存器输出向对应的信号传送路径输出；还包括第3选择电路，其输入从上述放大电路段分别传送到上述信号传送路径的、先输出的偶数地址的数据信号和先输出的奇数地址的数据信号，按照读出的顺序，分别供给第1输出寄存器的两个输入；和第4选择电路，其输入从上述放大电路段分别传送到上述信号传送路径的、后输出的偶数地址的数据信号和后输出的奇数地址的数据信号，按照读出的顺序，分别供给第2输出寄存器的两个输入；还包含第5选择电路，其输入上述第1输出寄存器的两个输出和上述第2输出寄存器的两个输出的共计4个输出，根据所输入的同步用时钟信号的上升沿和下降沿，作为按照读出地址顺序的串行数据输出信号输出。
根据本发明，在数据传送用的信号传送路径上，可以在相当于多个时钟周期的期间内保持数据，因此可以削减等待用的锁存器电路的级数，缩短数据传送时间。
根据本发明，通过削减输出寄存器的锁存器电路级数，简化输出电路的控制，同时可以实现节省电路面积。而且根据本发明可以降低电流消耗。
图1是表示本发明一实施例的数据传送电路的构成图。
图2是表示本发明一实施例的存储装置的构成图。
图3是表示本发明的DDR SDRAM的一实施例的芯片全体布局构成图。
图4是表示本发明一实施例的MA控制电路的构成图。
图5是表示本发明一实施例的MA电路的构成图。
图6是用于说明本发明一实施例的读取动作的时序图。
图7是用于说明本发明一实施例的写入动作的时序图。
图8是表示本发明另一实施例的数据传送电路的构成图。
图9是表示图8的GIO数据保持电路的构成图。
图10是用于说明本发明另一实施例的读出动作的时序图。
图11是表示以往的2N预取指令数据传送电路的构成图。
图12是用于说明以往的2N预取指令数据转动电路的动作的时序图。
图中100-MIO，101-MA(主放大器)，102-选择器(多路转接器)，103-锁存器，104-MA输出电路，105-选择器(多路转接器)，106-锁存器，107-锁存器，108、108A-选择器(多路转接器)，109-输出电路，110-MA控制电路，111-数据保持电路，112-输出缓存电路，201-存储元件阵列，202-X译码器，203-读出放大器，204-Y译码器，205-输入电路，206-时序产生电路，207-输入电路，208-指令译码器，209-输入电路，210-锁存电路，211-Y轴控制电路，212-补救电路，213-X轴控制电路，214-刷新计数器，215-补救电路，216-读取单元控制电路，217-写入单元控制电路，218-内部电压发生电路，219-输入电路，220-数据保存电路，221-输出电路，222-写入放大器，223-输入寄存器(FIFO)，224-输入电路，225-主放大器(MA)，226-输出寄存器(FIFO)，227-输出电路，401、402、403、405、410、411、413、416、422、424、425-反相器，406、407、408、412、417A、417B、418、419、423-NAND电路，404、409、414、415、420、421-延迟电路，501、502、505、506、514-反相器，503、507-CMOS传输门，504、508-三态反相器，510、511、513-NOR电路，512-NAND电路，901、902、903、904-三态反相器，905、907、908-反相器，906、910-NOR电路，909-NADN电路，911-PchMOSFET，912-NchMOSFET。
具体实施例方式
下面，为了详细地说明本发明，参照附图，在说明本发明的构成原理之后，对实施例进行说明。
图1表示依据本发明的预取指令方式的数据传送电路。本实施方式的数据传送电路，备有放大电路控制电路110，其输入对输入到半导体存储装置的时钟信号进行2分频而生成的相互不同相位的第1及第2读取用时钟信号RCLK0、RCLK1，生成相互不同相位的第1及第2控制信号MAE0、MOE0；第1至第4放大电路(主放大器)1011～1014，其分别从主输入输出线MIO输入从对应于4个地址的存储元件阵列中读取的数据，并共同输入第1控制信号MAE0，通过响应第1控制信号MAE0，而对从对应于上述4个地址的读取数据分别放大输出；第1至第4放大部输出电路1041～1044；第1选择电路1021，其输入分别与4个地址中的两个偶数地址对应的两个放大电路输出的第1及第2输出数据，根据读出开始地址，切换向两个输出中的哪一个输出的输出目的地；和第2选择电路1022，其输入分别与4个地址中的两个奇数地址对应的两个放大电路输出的第3及第4输出数据，根据上述读出开始地址，切换向两个输出中的哪一个输出的输出目的地。
第1选择电路1021的第1输出端、第2选择电路1022的第1输出端，分别与第1和第3放大部输出电路1041、1043的输入端连接。本实施方式的数据传送电路还包括第1锁存电路1031，其接受第1选择电路1021的第2输出所输出的输出数据，响应上述第2控制信号MOE0，将锁存输出供给到第2放大部输出电路1042的输入端；第2锁存电路1032，其接受第2选择电路1022的第2输出所输出的输出数据，响应第2控制信号MOE0，将锁存输出供给到第4放大部输出电路1044的输入端子；第3选择电路1051，其输入从第1和第3放大部输出电路1041、1043分别传送到第1和第3信号传送路径的输出数据，将上述输入的输出数据的输出目的地，按照读出顺序，切换到第1、第2输出端；第4选择电路1052，其输入从第2和第4放大部输出电路1042、1044分别传送到第2和第4信号传送路径的输出数据，将上述输入的输出数据的输出目的地，按照读出顺序，切换到第1、第2输出端；第1输出寄存器1061～1063、1064～1066，其为将从第3选择电路1051的第1、第2的输出端的输出数据并行输入输出的两列先入先出型；第2输出寄存器1071～1073、1074～1076，其为将从第4选择电路1052的第1、第2的输出端的输出数据并行输入输出的两列先入先出型；第5选择电路108，其输入上述第1输出寄存器的两列输出和上述第2输出寄存器的两列输出共计4列输出，与输入的时钟信号的上升沿和下降沿同步，作为对应于读出地址的串行数据信号输出；和输出缓冲器109，其接受第5选择电路108的输出，驱动数据输出到数据焊盘(端子DQ)。
对于从主放大器电路1011～1014按FIFO(First In First Out)将32位的数据使用F-GIO(全局输入输出)线和S-GIO线传送这样的构成，如图1所示，根据本发明，备有两种控制信号一个是控制信号MAE0，其控制到F-GIO线的数据输出电路；一个是控制信号MOE0，其控制到S-GIO线的数据输出电路。
主放大器控制电路110，输入相互不同相位的两个读取时钟信号RCLK0、RCLK1，输出第1、第2输出控制信号MAE0、MOE0。第1输出控制信号MAE0的上升沿由第1读取时钟信号RCLK0的上升沿生成，第1输出控制信号MAE0的下降沿由第2读取时钟信号RCLK1的下降沿生成。两个读取时钟信号RCLK0、RCLK1，因为由外部时钟信号CK不同的边沿生成的，所以第1输出控制信号MAE0的周期，变为相当于多个时钟周期的长度。另一方面，第2输出控制信号MOE0的上升沿也同样，由第1读取时钟信号RCLK0的上升沿生成，但是与第1输出控制信号MAE0不同的时刻被控制(被延迟)。第2输出控制信号MOE0的下降沿也由第2读取时钟信号RCLK1的上升沿生成，第2输出控制信号MOE0的周期变为相当于多个时钟周期的长度。
由相关的构成，并根据本发明的实施方式，可以在数据总线上，将数据保持多个时钟周期期间，可以削减FIFO部分等待用锁存电路的级数，从而缩短数据传送时间。
(实施例)为了进一步详细说明本发明，参照附图对本发明的实施例进行说明。
图2表示有关本发明的DDR SDRAM(Double Data Rate SynchronousDRAM)的一实施例的整体框图。参照图2，控制输入信号包括行地址选通脉冲信号/RAS、列地址选通脉冲信号/CAS、写入使能信号/WE、片选信号/CS。这里“/”是对应着低电平表示有效电平的逻辑符号的上划线。X地址信号和Y地址信号，与时钟信号CK、/CK同步，从共同的地址端子Add，按时序列输入。控制输入信号/RAS、/CAS、/WE、/CS，被输入到输入电路207，提供给指令译码器208，指令译码器208基于所输入信号，译码出读取/写入指令等，控制读取单元、写入单元的控制电路216、217，并且将控制信号输出到X轴控制电路、Y轴控制电路213、211。
通过地址缓冲器209输入的X地址信号和Y地址信号，分别取入到锁存电路210。取入到锁存电路210的X地址信号供给到预译码器(X轴控制电路)213，该输出信号被供给X译码器202，形成字线WL的选择信号。根据字线的选择动作，在存储器阵列201的辅助位线BL上出现微小的读出信号，通过读取放大器203进行放大。取入到锁存电路210的Y地址信号，供给到预译码器(Y轴控制电路)211，该输出信号被供给Y译码器204，形成位线BL的选择信号。X补救电路215和Y补救电路212，进行不良地址的存储动作，比较被存储的不良地址和被取入的地址信号，如果一致，则指示X译码器202和Y译码器204选择预备的字线或者位线，并禁止正规的字线或正规的位线的选择动作。
在读取放大器203中被放大的存储信息，通过图中没有表示的列开关电路所选择的信号与共同输出输入线MIO连接，传送到主放大器电路225。该主放大器电路225没有特别限制，也可设置写入电路的写入放大器222。也就是说，在读出动作时，放大通过Y开关电路读出的读出信号，通过输出缓冲器(输出电路)227，使其从外部端子DQ输出。在写入动作时，从外部端子DQ输入的写入信号通过输入缓冲器(输入电路)224取入，通过写入电路传送到共同输入输出线和选择位线，在选择位线中，通过读取放大器203的放大动作输入写入信号，在存储元件的电容器中保存着与其对应的电荷。
时序发生电路206，产生如对应时钟信号CK、/CK和信号/RAS和/CAS被输入的地址信号的取入控制时序信号，和读取放大器动作时序信号等这样的存储元件选择动作所需的各种时序信号。
内部电压发生电路218，接受从电源端子供给的高位测电源电压VCC和低位侧电源电压VSS的动作电压，生成阳极电压、VCC/2那样的预充电电压、内部升压电压VPP、内部降压电压VDL、基板反馈偏置电压VBB等各种内部电压。
刷新计数器214，在成刷新模式时，产生刷新用的地址信号，用于X轴的选择动作。
在图2中，由MIO、主放大器部225、GIO线、FIFO226、输出电路(输出缓冲器)227所组成的读出单元传送电路，对应着图1所示的数据传送电路。读取单元控制电路216，生成用于控制主放大器部225的信号，具有相当于图1的主放大器控制电路110的功能。而且，输入电路(输入缓冲器)224、FIFO223、GIO线、写入放大器222、MIO线构成写入单元的数据传送电路。DQS是数据选通脉冲信号的I/O端子。
图3表示本发明的DDR SDRAM一实施例的芯片整体布局构成。参照图3，该实施例的SDRAM，将构成多个存储器块(memory block)或簇(bank)的芯片作为整体分割为8分。被分为8分的各个块分别具有同样的构成。沿着存储器阵列的一端设置X译码器XDC，在与其垂直方向的靠近芯片中央配置Y译码器YDC和主放大器MA。8个存储器块，按照X译码器XDC邻接那样，两个为1组在图中上下对称的配置，构成上述那样的1个存储器簇(memory bank)。上述各个两组存储器块组成的2个存储器簇也在同一图中上下对称的配置。另外，以设置在芯片横向中央的周边电路为中心，按照Y译码器YDC、主放大器MA互相邻接那样，上下对称地配置。
1个存储器块的存储器阵列部采取下面的分级字线方式，即沿从X译码器XDC开始在该图中沿横方向延伸的字线被分割为多个的阵列和将设置在各个阵列中的子字线，通过连通多个阵列那样配置的主字线和子字线选择线进行选择。由此，减少与子字线连接的存储元件的数目，提高子字线选择动作的速度。
存储器块具有沿着从Y译码器YDC延伸的Y选择线分割为多个的阵列，按每个阵列分割位线。由此，减少连接在位线上的存储元件的数目，确保从存储器被读取到位线上的信号电压。存储元件由动态型存储元件构成，将存储电容器中有无电荷与信息的1和0对应，通过存储电容器的电荷和位线的预充电电荷之间的电荷耦合进行读出动作，因此通过减少与位线连接的存储元件的数目，可以确保必要的信号量。
在被分割的阵列的左右，配置子字线驱动器列，在阵列的上下(位线方向)配置读取放大器列。在读取放大器列中，设置有列选择电路和位线预充电电路等，通过从字线(子字线)选择的存储元件中读取数据，由读取放大器检测放大出现在各个位线上的微小电位差。
后述的主输入输出线MIO没有特别的限制，在该图中，在子字线驱动器列上在纵方向延长。而且，沿着读取放大器阵列，配置局部输入输出线LIO，通过行类的选择信号将局部输入输出线LIO和主输入输出线MIO连接。在周边电路中，配置上述全局输入输出线GIO，与被选择的存储器簇对应的主输入输出线MIO连接。主输入输出线MIO通过输入输出FIFO，经由上述输出缓冲器和输入缓冲器，与连接于外部端子的焊盘DQPAD连接。
图中虽然没有表示，在芯片的中央部适当设置下面说明的周边电路。从地址输入端子供给的地址信号，在行地址缓冲器电路和列地址缓冲器中以多路复用的形式取入。供给的地址信号保存在各自的地址缓冲器。例如，行地址缓冲器和列地址缓冲器，在1个存储器时钟周期期间分别保存被取入的地址信号。而且，在芯片的中央部中也设置了由熔丝和进行地址比较的MOSFET等组成的补救电路。
行地址缓冲器在刷新动作模式中，取入刷新控制电路输出的刷新地址信号作为行地址信号。在本实施例中，虽然没有特别的限制，可以通过时序发生电路取入刷新地址信号作为行地址信号。取入到列地址缓冲器中的地址信号，作为预置数据提供给包含在控制电路中的列地址计数器。列地址计数器按照后述的指令等所指定的动作模式，将作为预置数据的列地址信号、或依次增加该列地址信号后的值，向Y译码器YDC输出。
控制电路，没有特别的限制，可以供给时钟信号、时钟使能信号、片选信号、列地址选通脉冲信号、行地址选通脉冲信号、写入使能信号、数据输入输出屏蔽控制信号等外部控制信号，和对应存储器簇的地址信号。基于这些信号电平的变化和时序等，形成DDR SDRAM动作模式等的各种控制信号和与其对应的各种时序信号，因此备有逻辑控制器和模式寄存器。
本实施例的DDR SDRAM中，在1个存储器簇的两个存储器阵列中，在主输入输出线MIO中，根据Y0和Y1地址，分为(对应参照图1的主输入输出线MIO和主放大器)0地址(Y0＝0、Y1＝0)，1地址(Y0＝1、Y1＝0)，2地址(Y0＝0、Y1＝1)，3地址(Y0＝1、Y1＝1)，在读取动作中进行以下这样4N(这里，N是8N＝每1个地址的I/O数目)的预取指令动作对应列地址信号，从各个存储器阵列中，以8位为单位，共选择32位，使用全局输入输出线GIO，将32位数据输出。
而且，在输出电路中，与第1次时钟信号CK的上升沿同步输出“0地址”的8位数据；与第1次时钟信号的下降沿同步输出“1地址”的8位数据；与接着的第2次时钟信号的上升沿同步输出“2地址”的8位数据；与第2次时钟信号的下降沿同步输出余下的“3地址”的8位数据。
没有特别的限制，本发明也可以适用于具有大约256M位这样的大存储容量的DDR SDRAM。芯片被分割位8个存储器块，以两个块构成1簇。1个存储器块，被分割为8×16的阵列(子块)，1个子块为512×512位。也就是说，在一条子字线上连接512个存储元件，在位线中连接着512个存储元件。在以下的说明中，将主输入输出线MIO使用电路符号MIO，简记为“MIO线”，全局输入输出线GIO，使用电路符号GIO，简记为“GIO线”。
在本实施例中，主放大器电路、主放大器输出电路、GIO线、输出寄存器电路、分别被分割为0/1/2/3/地址用。而且，如上述那样，主放大器→输出寄存器的数据传送，在0/1/2/3/地址同时进行。即，将在MIO线中读取的32位组成的数据，用主放大器电路同时读取，再并行地传送到输出寄存器。根据开始地址Y0、Y1，将输出寄存器中的数据与时钟的上升沿、下降沿同步输出。因此在该实施例中，主放大器电路和GIO线，32个同时动作。
在图1中，表示有关本发明的DDR SDRAM的读取单元电路的一实施例的构成。参照图1，在该实施例中，如上所述，适用于4N预取指令动作。即对应读出地址，将从存储元件阵列读出到MIO线的32位组成的数据，在主放大器电路(MA电路)1011～1014同时接受，由于通过GIO线并行传送到输出寄存器时峰值电流的降低，所以前半16(2N)位输出数据(F-GIO)和后半16(2N)位输出数据(S-GIO)错开时序，输出由GIO线传送的数据。
而且，在本实施例中，由于削减了读写总线的电路级数(输出寄存器的锁存电路的级数)，所以在F-GIO和S-GIO线上，可以在多个时钟周期内保持数据，这成为本发明的特征之一。作为该构成，在地址0数据用、地址1数据用、地址2数据用、地址3数据用中，将主放大器和该放大器输出电路以及GIO线和输出地址，对应于输入输出端子DQ0～DQ7，各设定8个。而且，在放大输出电路中，设置MA(主放大器)控制电路110，其生成用于调整该输出时序的输出控制信号MAE0、MOE0。
对应开始地址信息，应该先输出的16(2N)位数据，直接通过F-GIO线传送到输出寄存器(FIFO)，应该后输出的16(2N)位数据，在锁存电路1031、1032通过MA控制电路110输出的输出控制信号MOE0锁存延迟后，再通过S-GIO线，传送到输出寄存器(FIFO)。
另外，输入到MA控制电路110而成为基本时钟的第1、第2读取时钟信号RCLK0、RCLK1，是由外部时钟信号CK之后的时钟脉冲的上升沿生成。读取时钟信号RCLK0和RLCK1的周期是外部时钟信号CK的时钟周期的2倍。
在MA控制电路110中，F-GIO线的输出控制信号MAE0的上升沿，由第1读取时钟信号RCLK0生成，其下降沿由RCLK1生成。即，F-GIO线的数据输出期间为读取时钟信号RCLK0～RCLK1。因此，将数据传送的流水线级0(stage-0)设为到MA电路，将级1可以设为MA电路输出部(1041、1043)～FIFO第1级(1061、1064)。另外，S-GIO线的数据输出期间也同样，为RCLK0～RCLK1。因而，可以将级1(stage-1)设为MA电路输出部(1042、1044)～FIFO第1级(1071、1075)。
输出寄存器的构成，在F-GIO线中为锁存电路3级(1061～1063；1064～1066)，在S-GIO线中为锁存电路4级(1071～1074；1075～1078)。
这是读取等待时间为“4”的情况，而在读取等待时间“5”或“3”的时候也同样，可以将级1(Stage-1)设为MA电路输出部分～FIFO第1级。另外，例如被输入到输出寄存器3级的锁存电路1061～1063的时钟信号CK1、CK25、CK35，对应等待时间1、2.5、3.5，分别将CK1作为第1时钟脉冲的上升沿的时刻，对应第2时钟脉冲下降沿的时刻。选择电路(多路转接器)108，在时钟信号CK4的上升沿，选择并输出锁存电路1066的输出，在下一个循环的时钟信号CK4的上升沿，选择并输出锁存电路1074的输出，在接下来的时钟信号CK4的下降沿，选择并输出锁存电路1078的输出。
在本实施例中，上述的4N预取指令DDR SDRAM可以将同时充放电的GIO线由32条降为16条。
另外，根据本实施例，F-GIO线用的输出寄存器的级数可以从4级(参照图11)降低为3级。
这里，后16(2N)位输出数据，在时间上存在1个周期量的时间余度，因此，即使延迟在S-GIO线上的传送时间，也不会降低数据输出动作的性能。
进一步，在4N预取指令中，读取指令(READ)，因为在2个时钟内只输出1次，所以在GIO线上，即使将数据保持1个时钟期间，也不会影响下一个读取指令的数据读取时间。
图4中，表示在有关本发明的DDR SDRAM所使用的主放大器(MA)控制电路110的一实施例的电路构成。参照图4，主放大器(MA)控制电路110，根据由反相器401将RCLK0反相后的信号，生成单触发脉冲(低电平)的电路(延迟电路404、反相器405、NAND电路406)，基于第1读取时钟信号RCLK0的上升沿，置位RS触发器407、408，RS触发器407、408的输出被置位成高电平，通过反相器411，反相器(反相驱动器)413，使输出控制信号MAE0上升为高电平。
由第2读取时钟信号RCLK1的上升沿生成的单触发脉冲电路(延迟电路409、反相器410、NAND电路417A)，基于第2读取时钟信号RCLK1的上升沿复位RS触发器407、408，让其输出成低电平，将输出控制信号MAE0置为低电平。根据由反相器401将第1读取时钟信号RCLK0反相后并经延迟电路414延迟后的信号而生成单触发脉冲(低电平)的电路(延迟电路415、反相器416、NAND电路417B)，根据第1读取时钟信号RCLK0的上升沿置位RS触发器418、419，将RS触发器418、419的输出置成高电平，通过反相器424和反相器(反相驱动器)425，使输出控制信号MOE0上升。从反相器402输出的MIOEQ0、从反相器403输出的MAPG0、从NAND电路412输出的MAEQ0是控制后述的主放大器(MA)101的动作的控制信号。
图5是表示适用于本发明的主放大器电路的一实施例的构成。参照图5，在该实施例中，以对应于4N预取指令的F-GIO线输出控制信号MAE0和S-GIO线输出控制信号MOE0的控制电路为代表进行例示。而且，如图4所示，与MIO预充电控制信号MIOEQ0的同时，也生成MA控制信号MAPG0、MAEQ0。这些控制信号，由图4所示的电路生成。
参照图5，在主放大器电路101中，通过由MA控制信号MAPG0的低电平处于导通状态的P沟道型MOSFET Q1和Q2，取入一对主输入输出线MIOT和MIOB信号。取入的信号由CMOS锁存电路放大，该CMOS锁存电路包括栅极和漏极交差连接的P沟道型MOSFET Q3、Q4以及N沟道型MOSFET Q5、Q6；设置在N沟道型MOSFET Q5、Q6的共同连接的源极和电路的接地电位之间并成为电流源的N沟道型MOSFET Q7。
即，在时序信号MAPG0低电平期间，进行输入信号的取入，确保期望的信号量，时序信号MAPG0变为高电平，分离主输入输出线MIOT、MIOB和CMOS锁存电路的输入输出端子，根据时序信号MAE0的高电平，CMOS锁存电路开始放大动作。此时，CMOS锁存电路的输入输出端子，因为具有大寄生电容的MIO线被分离，所以CMOS电路将通过MIO线传来的信号高速放大到CMOS电平，传送到主放大器输出电路。另外，MOSFET Q12、Q13、Q14，是基于信号MIOEQ0对MIO线对(MIOB、MIOT)进行预充电均压的电路。另外，MOSFET Q15、Q16、Q17是对主放大器输出电路侧的信号线对预充电均压。
主放大器MA00(例如对应图1的1011)的输出(反相器501、502的输出)，通过根据Y0、Y1地址进行控制的CMOS总线门电路(并联设置的2个CMOS传输门503、并联设置的两个三态反相器504构成图1的MUX102)，主放大器电路的输出信号被输出到P沟道型输出MOSFETQ8和N沟道型输出MOSFET Q9组成的输出电路(例如对应图1的1041)，从而将取入主放大器电路的输出信号传送到F-GIO线。
此时，F-GIO线的输出电路Q8、Q9，在输出控制信号MAE0高电平期间，将主放大器的数据持续输出。
因此，输出控制信号MAE0，由于根据成为基本时钟的第1读取时钟信号RCLK0的上升沿开始，在第2读取时钟信号RCLK1的上升沿期间变为高电平，因此F-GIO线的输出电路，可以在1个时钟期间被激活。
另一方面，S-GIO线的输出电路Q10、Q11，在输出控制信号MOE0高电平期间，持续输出主放大器的数据。这里，输出控制信号MOE0，在将作为基本时钟的第1读取时钟信号RCLK0的上升沿在延迟电路(图4的414)延迟一定时间之后，再将第2读取时钟信号RCLK1的上升沿，在延迟电路(图4的420)延迟一定期间变为高电平，所以S-GIO线的输出电路(MOSFET Q10、Q11)在1个时钟期间被激活。
根据本实施例的构成，在F-GIO和S-GIO线上，关于同步用时钟信号CK，可以将数据在多个时钟周期期间保持。另外，基于读取的开始地址，先输出主放大器MA01的输出，后输出主放大器MA00的输出的情况下，主放大器MA00的输出，根据由Y0、Y1地址控制的CMOS总线门电路(并联设置的2个CMOS传输门507、并联设置的两个三态反相器508)切换到RS锁存电路510、511侧，传送到S-GIO线输出电路Q10、Q11，另一方面，主放大器MA01的输出通过CMOS总线门电路503、504，传送到F-GIO线输出电路Q8、Q9。另外，RS锁存电路510、511的输出，在输出控制信号MOE0为高电平时，通过NAND电路512，传送到PMOSFET Q10的栅极，通过NOR电路513，传送到NMOSFET Q11的栅极。在输出控制信号MOE0为低电平时，S-GIO线的输出电路Q10、Q11被设置为截止状态(输出高阻状态)。
以下关于本实施例的动作使用图6的时序图进行说明。
读取指令(READ)，与外部时钟信号CK的上升沿同步被输入。这里，在4N预取指令存储器中，读取指令和下一个读取指令之间的间隔，由规格定义为2个时钟以上。这样芯片内部的读取动作需要2个时钟期间进行，通过使用该技术，可实现4N预取指令存储器相对于2N预取指令存储器的动作频率提高大约2倍。
因此，在外部时钟信号CK的上升沿“0”处，读取指令被输入的情况下，下一个读取指令在外部时钟信号CK的上升沿“2”以后输入。
这里，第1读取时钟信号RCLK0，由外部时钟信号CK的上升沿“0”和外部时钟信号CK的上升沿“2”生成。另一方面，第2读取时钟信号RCLK1，由外部时钟信号CK的上升沿“1”和外部时钟信号CK的上升沿“3”生成。
在本实施例中，控制电路110使用第1及第2读取时钟信号RCLK0、RCLK1，生成输入主放大器101的输出控制信号MAE0和MOE0。
另一方面，输出寄存器的第一级锁存电路1061、1064的锁存信号CK1，以及第一级锁存电路1071、1075的锁存信号CK1D，由时钟信号CK的上升沿“1”生成。这是为了将数据在F-GIO和S-GIO线上保持1个时钟期间的原故。另外，输出寄存器的锁存信号CK1、CK1D的时钟周期，被设置为外部时钟CK的时钟周期的2倍。
关于本实施例的写入动作，根据图7所示的时序进行。
即，如图7所示，在前半部分的两位数据向DQ焊盘～主放大器(MA)传送中，使用S-GIO线，在后半部分的两位数据传送中，使用F-GIO线。此时，S-GIO线的输出控制信号(图7的S-GIO输出)，在外部时钟信号CK的上升沿“3”处变为高电平，在外部时钟信号CK的下降沿“4”处变为低电平。S-GIO线的输出电路，在外部时钟信号CK的上升沿“3”～“4”的期间动作。另一方面，F-GIO线的输出控制信号(图7的F-GIO输出)在外部时钟信号CK的上升沿“4”处变为高电平，由单触发脉冲(时钟信号CK的脉冲宽度)变为低电平。
根据相关构成的本实施例，将S-GIO线的数据，可以在S-GIO线上1个时钟的期间内保持，因此在写入用的主放大器部(图2的写入放大器部)中不需设置将S-GIO线上的数据锁存的电路。
从上述的实施例中可以得到如下的作用效果。
(1)在读取时，在F-GIO线和S-GIO线上，通过将数据保持1个时钟期间，可以让4N预取指令存储器的流水线级0为到主放大器(MA)电路为止，让流水线级1为从主放大器(MA)输出部到FIFO的第1级，可以削减输出寄存器的锁存电路的级数，实现高速动作。
(2)在上述的基础上，通过削减输出寄存器的锁存电路的级数，简化输出电路的控制，并且可以减小电路面积。
(3)在上述(1)、(2)的基础上，通过削减输出寄存器的锁存电路级数，实现降低电流消耗。
(4)在写入时，通过在S-GIO线上将数据保持1个时钟期间，削减主放大器部分的S-GIO线的数据锁存电路，可以降低面积，减少电流消耗。
接着，对本发明第2实施例进行说明。本发明第2实施例的基本构成和上述实施例同样，但是关于在GIO线上的数据保持，做了进一步改进。图8表示本发明第2实施例的构成图。在图8中，和图1同样的要素采用同一参照符号。参照图8，本发明的第2实施例在输出寄存器部分备有GIO线的数据保持电路111。即，备有将选择电路1051的输出锁存的数据保持电路111，数据保持电路111的输出通过输出缓冲器112与F-GIO线连接。数据保持电路111，在数据保持电路控制信号GIOL为高电平期间，保持GIO线数据。
图9是表示本实施例的GIO数据保持电路111的构成的一例的图。参照图9，输出被共同连接的三态反相器901、902构成选择器，将输入写入时的数据的缓冲器(与图2的221对应)的输出DinBuff和F-GIO输入，在读取时选择F-GIO；在写入时输出DinBuff。选择器901、902的输出，被输入到三态反相器903，三态反相器903的输出与触发器连接，该触发器由输入和输出互相连接的反相器905和三态反相器904组成。由三态反相器903、904和反相器905构成锁存电路。该锁存电路的输出，被分别输入到NAND电路909和NOR电路910的一个输入端，NAND电路909和NOR电路910的输出分别输入到PMOSFET911、NMOSFET912的栅极，该PMOSFET911、NMOSFET912的源极分别与电源VDD、VSS连接，漏极之间连接在一起，并与F-GIO连接。NAND电路909的另一输入端输入NOR电路906的输出，并与反相器907的输出连接，NOR电路910的另一输入端与反相器908的输出连接。概述图9所示的电路的动作，在数据保持电路控制信号GIOL为高电平期间，NOR电路906的输出被设置为低电平，反相器907的输出为高电平，NAND电路909将三态反相器903输出的反相信号传送到PMOSFET911的栅极，反相器908的输出被设置为低电平，NOR电路910将反相器903输出的反相信号传送到NMOSFET912的栅极，另一方面，数据保持电路控制信号GIOL为低电平期间，NOR电路906的输出被设置为高电平，反相器907、908的输出被设置为低电平、高电平，NAND电路909的输出被设置为高电平，NOR电路910的输出被设置为低电平，MOSFET911、MOSFET912均成截止状态，输出处于高阻状态。
在图9的构成中，将写入用F-GIO输出电路用于F-GIO的读取时的数据保持。即通过将写入时对F-GIO线的数据输出电路作为读取时的F-GIO线数据保持电路使用，可以减少面积，并且防止F-GIO线负荷(扩散层电容)的增加，减少速度的降低。
另外，因为面积减少，一般将GIO线作为读/写共有线使用，节省数据保持电路的面积。
图10是表示使用数据保持电路的本发明的第2实施例读取动作的时序的一例的图。如图10所示，F-GIO的输出信号MAE0，根据外部时钟信号CK的上升沿“0”由单触发脉冲生成。因此主放大器的F-GIO线输出期间是单触发的，但是输出寄存器部分的数据保持电路控制信号GIOL从外部时钟信号CK的上升沿“0”开始到上升沿“1”期间变为高电平，将数据保持1个时钟期间。
因而，在本实施例中，如图8所示，4N预取指令数据传送的流水线级0(Stage-0)可以为到MA，流水线级1(Stage-1)为MA输出部分～FIFO第1级。另外，削减输出寄存器的锁存电路数目，可以收到高速动作的效果。
而且，根据本实施例，将数据保持电路111和写入用F-GIO的输出电路共用，可以实现面积的增加几乎为零的效果。
以上，结合上述实施例对本发明进行说明，但是本发明并不局限于上述实施例，在遵循本发明的原理的范围内，本行业普通技术人员均可以进行各种变形和修正，显然这些也在本发明的范围内。
权利要求
1.一种半导体集成电路装置，其特征在于，包括第1信号传送路径，其并行传送多个数据信号；多个放大电路部，其分别接受所述多个数据信号；第2信号传送路径，其传送由所述多个放大电路部分别放大的所述多个数据信号；多个寄存器，其分别接受经过所述第2信号传送路径被传送的所述多个数据信号；和输出部，其根据同步用的时钟信号将分别保持在所述多个寄存器中的所述多个数据信号串行输出；所述多个放大电路部相对于所述多个数据信号中应先输出其它数据信号，延迟应后输出的至少一个数据信号向所述第2信号传送路径的输出时刻；在所述第2信号传送路径上，将数据信号保持规定数目的时钟周期期间。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，在所述第2信号传送路径上包括数据保持电路，其保持从所述第1信号传送路径传送到所述第2信号传送路径侧的至少一个数据信号；所述数据保持电路，接受传送到所述第1信号传送路径侧的至少一个数据信号，与输出到所述第2信号传送路径的输出电路共用。
3.一种半导体集成电路装置，其特征在于，包括控制电路，其基于将从半导体集成电路装置外部输入到所述半导体集成电路装置的时钟信号分频而生成的信号，生成激活的时序相位不同的第1及第2控制信号；和放大电路段，其具有4个放大电路、第1及第2选择电路、第1及第2锁存电路，所述4个放大电路分别接受从与4个地址对应的存储元件阵列中读出的数据信号，共同输入所述第1控制信号，响应所述第1控制信号，将与所述4个地址对应的数据信号分别放大输出；接受所述4个地址中两个偶数地址的数据信号的所述第1选择电路，根据读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径，接受所述两个偶数地址的数据信号中后输出的数据信号的所述第1锁存电路，响应所述第2控制信号，将锁存器输出向对应的信号传送路径输出；接受所述4个地址中两个奇数地址的数据信号的所述第2选择电路，根据所述读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径；接受所述两个奇数地址的数据信号中后输出的数据信号的所述第2锁存电路，响应所述第2控制信号，将锁存器输出向对应的信号传送路径输出；还包括第3选择电路，其输入从所述放大电路段分别传送到所述信号传送路径的、先输出的偶数地址的数据信号和先输出的奇数地址的数据信号，按照读出的顺序，分别供给第1输出寄存器的两个输入；和第4选择电路，其输入从所述放大电路段分别传送到所述信号传送路径的、后输出的偶数地址的数据信号和后输出的奇数地址的数据信号，按照读出的顺序，分别供给第2输出寄存器的两个输入；还包含第5选择电路，其输入所述第1输出寄存器的两个输出和所述第2输出寄存器的两个输出的共计4个输出，根据所输入的同步用时钟信号的上升沿和下降沿，作为按照读出地址顺序的串行数据输出信号输出。
4.一种半导体集成电路装置，其特征在于，包括控制电路，其基于将从半导体集成电路装置外部输入到所述半导体集成电路装置的时钟信号分频而生成的信号，生成激活的时序相位不同的第1及第2控制信号；信号传送路径，其将从与4个地址对应的存储元件阵列读出的第1至第4数据信号并行传送；第1至第4放大电路，其分别接受传送到所述信号传送路径的第1至第4数据信号，共同输入所述第1控制信号，响应所述第1控制信号，分别放大输出所述第1至第4数据信号；第1选择电路，其输入分别与所述4个地址中两个偶数地址对应的两个所述放大电路所输出的第1及第2数据信号，根据读出的开始地址，按两个输入与第1及第2输出中那一个连接，切换输出目的地；第2选择电路，其输入分别与所述4个地址中两个奇数地址对应的两个所述放大电路所输出的第3及第4数据信号，根据所述读出的开始地址，按两个输入与第1及第2输出中那一个连接，切换输出目的地；第1锁存电路，其接受来自所述第1选择电路的第2输出的数据信号，响应所述第2控制信号，输出锁存的数据信号；第2锁存电路，其接受来自所述第2选择电路的第2输出的数据信号，响应所述第2控制信号，输出锁存的数据信号；第1放大部输出电路，其输入端与所述第1选择电路的第1输出端连接；第2放大部输出电路，其输入端与所述第1锁存电路的输出端连接；第3放大部输出电路，其输入端与所述第2选择电路的第1输出端连接；第4放大部输出电路，其输入端与所述第2锁存电路的输出端连接；第3选择电路，其输入从所述第1及第3放大部输出电路分别传送到2个信号传送路径的数据信号，按照读出顺序，将所述输入的数据信号的输出目的地切换到第1及第2输出端；第4选择电路，其输入从所述第2及第4放大部输出电路分别传送到2个信号传送路径的数据信号，按照读出顺序，将所述输入的数据信号的输出目的地切换到第1及第2输出端；两列第1先入先出型寄存器，其并行输入从所述第3选择电路的第1及第2输出端输出的数据信号，并分别并行输出；两列第2先入先出型寄存器，其并行输入从所述第4选择电路的第1及第2输出端输出的数据信号，并分别并行输出；和第5选择电路，其接受所述第1先入先出型寄存器的两列并行输出和所述第2先入先出型寄存器的两列并行输出的合计4个输出，基于输入的时钟信号，对应两个周期的时钟脉冲的上升沿和下降沿，作为按照读出地址顺序的串行数据输出信号输出。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，所述控制电路包括确定所述第2控制信号的激活期间的电路，接受读取指令，输入第1及第2读取用时钟信号，该第1及第2读取用时钟信号是将输入到所述半导体集成电路装置中的所述时钟信号2分频而生成的所述时钟信号的1个时钟周期量相位不同的时钟信号，基于第1及第2读取用时钟信号的迁移边沿，确定所述第1控制信号的激活期间；基于将所述第1及第2读出用时钟信号分别延迟后的迁移边沿，确定所述第2控制信号的激活期间。
6.根据权利要求3所述的半导体集成电路，其特征在于，还包括数据保持电路，其输入并保持来自所述第3选择电路中至少一个输出端的数据信号，其输出与在所述第3选择电路的输入端连接的信号传送路径相连接；所述数据保持电路，与将写入所述信号传送路径的数据信号输出的数据输出电路共用。
7.根据权利要求4所述的半导体集成电路，其特征在于，还包括数据保持电路，其输入并保持来自所述第3选择电路中至少一个输出端的数据信号，其输出与在所述第3选择电路的输入端连接的信号传送路径相连接；所述数据保持电路，与将写入所述信号传送路径的数据信号输出的数据输出电路共用。
8.一种半导体集成电路，其特征在于，包括第1组信号传送路径，其将偶数地址的多个数据信号并行传送；第1组放大电路部，其分别接受所述偶数地址的多个数据信号；第2组信号传送路径，其将奇数地址的多个数据信号并行传送；第2组放大电路部，其分别接受从所述奇数地址读出的多个数据信号；第3组信号传送路径，其传送在所述第1组放大电路部分别放大的所述偶数地址的数据信号；和第4组信号传送路径，其传送在所述第2组放大电路部分别放大的所述奇数地址的数据信号；所述第1及第2组放大电路部的每一个具有锁存电路，其相对于应先输出的数据，将应后输出的、至少一个其它数据锁存并输出，所述应后输出的、至少一个其他数据被延迟后向对应的信号传送路径输出；还包括沿所述第3及第4组的信号传送路径并行传播的多个数据信号中应先输出多个数据信号，按照读出顺序切换，并向第1组输出寄存器的对应的输出寄存器输出的机构；沿所述第3及第4组的信号传送路径并行传播的多个数据信号中应后输出多个数据信号，按照读出顺序切换，并向第2组输出寄存器的对应的输出寄存器输出的机构；和接受所述第1及第2组输出寄存器分别输出的数据信号，根据地址信息，串行输出的输出电路。
9.根据权利要求8所述的半导体集成电路装置，其特征在于，包括控制电路，其输入将从半导体集成电路装置外部输入到所述半导体集成电路装置的时钟信号2分频而生成的相互不同相位的第1及第2读出用时钟，生成第1及第2控制信号；所述第1组信号传送路径具有将所述偶数地址的第1及第2数据信号并行传送的第1及第2信号传送路径；所述第2组信号传送路径具有将所述奇数地址的第3及第4数据信号并行传送的第3及第4信号传送路径；第1组放大电路部包括第1及第2主放大器，其输入所述第1及第2数据信号，基于所述第1控制信号进行放大；第1选择电路，其输入所述第1及第2主放大器的输出，基于读出开始地址，切换两个输入与第1及第2输出端之间的连接；第1锁存电路，其接受来自所述第1选择电路第2输出端的数据信号，响应所述第2控制信号，输出锁存的数据信号；和第1及第2主放大器输出电路，其分别输入所述第1选择电路的第1输出和所述第1锁存电路的输出，并驱动输出；第2组放大电路部包括第3及第4主放大器，其输入所述第3及第4数据信号，基于所述第1控制信号进行放大；第2选择电路，其输入所述第3及第4主放大器的输出，基于读出开始地址，切换两个输入与第1及第2输出端之间的连接；第2锁存电路，其接受来自所述第2选择电路第2输出端的数据信号，响应所述第2控制信号，输出锁存的数据信号；和第3及第4主放大器输出电路，其分别输入所述第2选择电路的第1输出和所述第2锁存电路的输出，并驱动输出；所述第3组信号传送路径由将来自所述第1及第2主放大器输出电路的输出信号分别传送的第5、第6信号传送路径组成；所述第4组信号传送路径由将来自所述第3及第4主放大器输出电路的输出信号分别传送的第7、第8信号传送路径组成；还包括第3选择电路，其输入被传送到所述第5、第6信号传送路径的数据信号，根据读出的顺序，切换两个输入与第1及第2输出之间的连接；和第4选择电路，其输入被传送到所述第7、第8信号传送路径的数据信号，根据读出的顺序，切换两个输入与第1及第2输出之间的连接；所述第3选择电路的两个输出，分别输出到第1及第2先入先出型寄存器；所述第4选择电路的两个输出，分别输出到第3及第4先入先出型寄存器；所述输出电路包括第5选择电路，其基于输入的时钟信号，对应两个周期的时钟脉冲的上升沿及下降沿，将所述第1至第4先入先出型寄存器的输出串行输出；和输出缓冲器，其接受来自所述第5选择电路的输出信号，将数据信号输出到外部数据端子。
10.根据权利要求8所述的半导体集成电路装置，其特征在于，在半导体芯片上具有沿着第1方向延伸的多条位线、和沿着与所述第1方向垂直的第2方向延伸的多条字线，还具有对应所述多条位线和所述多条字线的交差部，多个存储元件被配置成阵列状的多个存储器阵列；在所述存储器阵列的一侧沿着所述第1方向设置有X译码器，在与所述存储器阵列的所述一侧垂直的一侧，具有Y译码器和所述主放大器；以周边电路为中心，将相面对的两个所述存储器阵列的所述Y译码器及所述主放大器互相邻接地对称配置；在所述周边电路，配置成为全局输入输出线的所述第3组及第4组信号传送路径，与对应于被选择的存储器簇的、所述第1组及第2组信号传送路径连接，所述全局输入输出线，通过输入寄存器、所述输出寄存器，借助输出缓冲器及输入缓冲器，与外部端子连接。
11.根据权利要求9所述的半导体集成电路装置，其特征在于，在半导体芯片上具有沿着第1方向延伸的多条位线、和沿着与所述第1方向垂直的第2方向延伸的多条字线，还具有对应所述多条位线和所述多条字线的交差部，多个存储元件被配置成阵列状的多个存储器阵列；在所述存储器阵列的一侧沿着所述第1方向设置有X译码器，在与所述存储器阵列的所述一侧垂直的一侧，具有Y译码器和所述主放大器；以周边电路为中心，将相面对的两个所述存储器阵列的所述Y译码器及所述主放大器互相邻接地对称配置；在所述周边电路，配置成为全局输入输出线的所述第3组及第4组信号传送路径，与对应于被选择的存储器簇的、所述第1组及第2组信号传送路径连接，所述全局输入输出线，通过输入寄存器、所述输出寄存器，借助输出缓冲器及输入缓冲器，与外部端子连接。
12.根据权利要求10所述的半导体集成电路装置，其特征在于，所述第1及第2组的信号传送路径，成为共同输出输出线，将来自写入电路的写入数据并行传送；在所述全局输入输出线上，具有保持至少一个时钟周期的先传送的数据信号的构成，在所述写入电路内不需要设置保持先传送的数据信号保持的电路。
13.根据权利要求11所述的半导体集成电路装置，其特征在于，所述第1及第2组的信号传送路径，成为共同输出输出线，将来自写入电路的写入数据并行传送；在所述全局输入输出线上，具有保持至少一个时钟周期的先传送的数据信号的构成，在所述写入电路内不需要设置保持先传送的数据信号保持的电路。
全文摘要
一种半导体集成电路装置，构成简单，可降低等待时间，包括将外部时钟信号分频生成读出用时钟的控制电路；基于读出用时钟将对应第1～第4地址的读出数据放大的第1～第4放大电路；将分别与两个偶数以及两个奇数地址对应的各两个放大电路输出的在时间上分为前后的第1、第2以及第3、第4输出数据选择输出的第1、第2多路转接器；锁存并输出第2、第4输出数据的第1、第2锁存电路；分别输入第1、第3数据以及第2、第4数据、并按照读出地址顺序输出的第3、第4多路转接器；输入第3、第4多路转接器的输出的第1、第2寄存器；与时钟信号的上升沿和下降沿同步输出第1、第2寄存器的各两个共计4个输出的第5多路转接器。
文档编号G11C11/407GK1627438SQ20041009638
公开日2005年6月15日 申请日期2004年11月26日 优先权日2003年11月27日
发明者藤泽宏树 申请人:尔必达存储器股份有限公司