专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置，特别涉及在包含利用电阻差来分辨存储信息的存储单元，例如，包含使用相变材料的存储单元的高密度集成存储器电路，或存储器电路和逻辑电路设置在同一半导体基板上的逻辑混装型存储器，或具有模拟电路的半导体集成电路装置中应用的有效技术。特别涉及在低电压下工作的高速并具有非易失性的随机访问存储器。
背景技术：
由以便携电话为代表的移动机器的需要牵动的非易失性存储器的市场的扩展是明显的。其代表是FLASH存储器，但由于本质上速度缓慢，用作可编程ROM。另一方面，作为作业用的存储器，需要高速RAM，在便携机器中装载FLASH和DRAM两种存储器。如果实现具备这两种存储器的特征的元件的话，不仅可以将FLASH和DRAM整合在一个芯片上，在将全部半导体存储器置换这一点上，其影响极大。
实现该元件的候选之一，是利用相变膜的非易失性存储器，例如，在专利文献1中有详细介绍。相变存储器，也称为PRAM、OUM、双向存储器。此存储器是根据流过存储元件本身的电流的焦耳热使存储元件的结晶状态改变而写入存储信息。使用硫族化物作为存储元件的材料。所谓硫族化物，是包含硫、硒、碲之中至少一种元素的材料。作为硫族化物的组成，例如，有时使用Ge2Sb2Te5。
下面对相变存储器的工作原理予以简单说明。在使相变部分变成非晶态时，施加置位脉冲，使相变部分加热到大于等于硫族化物材料的熔点之后急冷。熔点，为例如600℃。急冷时间，为例如10nsec。在使相变部分结晶时，在局部将相变部分的温度维持在大于等于结晶温度并小于等于熔点。此时的温度，例如，是400℃。结晶需要的时间因硫族化物材料的组成而异，例如，为200nsec。以后，将使相变存储单元的相变部分结晶化称为置位动作，将非晶态化称为复位动作。另外，将相变部分结晶化的状态称为置位状态，将非晶态化的状态称为复位状态。
相变存储器的特点是相应于相变部分是晶态还是非晶态，相变部分的电阻值有两位(数)至三位(数)的变化，因为将此电阻值的高低与二进制信息“0”和“1”相对应地读出，所以电阻差越大，读出动作越容易，读出速度越高速。此外，通过与三或更多进制的信息相对应，也可以进行多值存储。
关于相变存储器的写入方法，在专利文献1中有记载。另外，关于由于伴随写入的相对地为正电的元素向负电极的移动和相对地为负电的元素向正电极的移动，存储材料的组成产生偏离的问题，在专利文献2中有记载。关于流过相变元件的电流脉冲的方向的文献如下。在具有由上部电极和插入电极夹持相变材料的结构的信息存储部的相变存储器中，电流从上部电极向插入电极流动的方法，在专利文献3中有记载。另外，电流从插入电极向上部电极流动的方法在非专利文献1中有记载。
专利文献1美国专利第5883827号公报(USP5,883,827)专利文献2日本专利特开昭50-65177号公报专利文献3美国专利第6576921号(USP6,576,921)非专利文献12003，Symposium on VLSI Technology，第173页至第174页，Digest of Technical Papers发明内容图2示出尚未进行写入的信息存储部的结构和组成。硫族化物102的组成是均匀的。下面选择Ge2Sb2Te5作为硫族化物102的组成例予以说明。
图3示出现有的写入时的波形图。在置位和复位中使用的电流方向是一个方向。在进行一次左右的很少的写入时，硫族化物102的组成大致保持均匀。在复位动作中，在写入电流集中的电极104附近的场所变成特高温，如图4(a)所示，变成非晶态。此时，由于高电阻的非晶相111的长度121变得足够长，电极103和电极104之间的电阻变高。
然而，在进行了105～1012次左右的大量写入时，如图4(b)所示，在置于复位状态时，插入电极154附近变成结晶相143。其理由见后述。由于非晶相141的长度144变短，电极103和电极104之间的电阻减小。
另一方面，置位状态的电阻没有太大变化。因此，由于反复写入，就很难分辨存储信息“0”和“1”。
在复位状态，插入电极154附近变成结晶相的理由如下。相变存储器，由于是利用焦耳热来加热硫族化物进行改写，硫族化物在高温状态下施加电场。因此，由于构成硫族化物的元素的电负性的差异产生离子导电的结果，组成产生偏离。
例如，在Ge2Sb2Te5的场合，Ge(极化的电负性1.8)和Sb(电负性1.9)与Te(电负性2.1)相比电负性低，由于是相对正的元素，向电流方向移动。与此相对，由于Te是相对负的元素，向电流的反方向移动。
因此，如图5所示，在电流134从电极103流向电极104时，电极103附近的硫族化物132的Te的组成比高，电极104附近的硫族化物133的Ge、Sb的组成比高。
结晶速度取决于硫族化物的组成。由于材料组成的偏析，结晶速度成为高速的部分，即使是施加复位脉冲也不会成为非晶态而成为晶态。因此，如图4(b)所示，在复位状态中，结晶相143在插入电极154附近形成。
在本申请中公开的发明之中，代表例的概要如下。
在具有夹在第1电极和第2电极之间的信息存储部的存储单元中，是一种其特征为电流从第1电极流向第2电极的动作和使电流从第2电极向第1电极流向反方向的动作在理想条件下是不断地通过置位进行的方式。由于第1脉冲组成会发生偏离，但通过施加第2脉冲可消除组成的偏离而使组成返回到原来的状态。
优选地，信息存储部由可变电阻构成。
优选地，可变电阻是通过晶态其电阻值改变的相变元件。
优选地，相变元件的材料是由硫族化物构成。
在使用采用本发明的技术的半导体集成电路装置时，即使是写入次数增加，也可以实现可靠性高的半导体非易失性存储装置。此装置，通过与半导体逻辑运算装置混装在同一基盘上，可以提供可靠性高的高功能内置型微机。另外，此装置也可以作为单片芯片提供。
图1为示出关于实施例1的信息存储部的工作方式的示图。
图2为示出相变存储器的结构和组成的示意图。
图3为示出现有方式的工作方式的示图。
图4为示出现有方式的问题的信息存储部的示意图。
图5为示出现有方式的问题的信息存储部的示意图。
图6为示出关于实施例1的信息存储部的工作方式的一例的示图。
图7为示出关于实施例1的信息存储部的工作方式的一例的示图。
图8为示出关于实施例1的信息存储部的工作方式的一例的示图。
图9为示出关于实施例1的信息存储部的工作方式的一例的示图。
图10为示出关于实施例1的信息存储部的工作方式的一例的示图。
图11为示出关于实施例1的信息存储部的工作方式的一例的示图。
图12为示出关于实施例2的元素及其电负性的图表。
图13为关于实施例3的信息存储部的示意图。
图14为示出关于实施例4的信息存储部的工作方式的一例的示图。
图15为关于实施例5的存储模块的电路图。
图16为图15所示的存储模块的工作波形图。
图17为示出读出次数和读出电流的关系的示图。
图18为示出字线升压的效果的示图。
图19为存储阵列的平面图。
图20为关于实施例5的存储模块的电路图。
图21为图15所示的存储模块工作波形图。
图22为关于实施例6的存储模块的电路图。
图23为图16所示的存储模块工作波形图。
图24为存储阵列的平面图。
图25为关于实施例7的存储模块的电路图。
(附图标记说明)102、191...硫族化物，103...电极1，154...插入电极，110、142、143...结晶相，111、141...非晶相，121...在一次写入“0”后的非晶相的长度，131...Ge2Sb2Te5，132...Ge1.8Sb1.8Te5.4，133...Ge2.2Sb2.2Te4.6，144...在多次写入“0”后的非晶相的长度，151...存储单元，152...选择晶体管，153...信息存储部，154...插入电极，155...上部电极，161、171、202、251、253...第1脉冲，162、172、203、252、254...第2脉冲，184...字线，185...源线，186、197...位线，192...加热层，193...粘接层，194...电极2，195...电极1，196...插柱，198...扩散层，201...第1电流脉冲，202...第2电流脉冲，203...第3电流脉冲，ADD...地址，ARRAY...存储阵列，BL...位线，BLS...位线选择电路，BS...位线选择信号，BSW...位线开关，CBL...共用位线，CBSW...纵横(交叉)开关，CL...共用线，CNT...接触，CSL...共用源线，Di...输入数据，Do...输出数据，Icell...存储单元电流，Iread...读出电流(源)，Ireset...复位电流(源)，Iset...置位电流(源)，IW...写入电流，L...扩散层，M1...第2布线层，M2...第1布线层，MC...存储单元，MN...N沟道型MOS晶体管，MP...P沟道型MOS晶体管，NG...节点，PS...多晶硅层，R...存储元件，RA...读出控制电路，READ...读出动作，REF...参考电压，RIS...复位电流选择信号，RSW...开关，RWC...读写电路，SA...读出放大器，SE...读出放大器激活信号，SIS...置位电流选择信号，SL...源线，SS...源线选择信号，SSW...源线开关，STANDBY...待机状态，SW...开关，VDD...电源电位，VIA...通路，WA...写入放大器，WDC...写入数据选择电路，WE...写入控制信号，WIC...写入电流选择电路，WL...字线，WRITE...写入动作，WD_ARY...字驱动器阵列，ADEC...X系地址译码器，VWL...电源线，WIC...写入控制电路具体实施方式
下面参照具体示例对本发明的实施方式进行详细说明。
图1及图6至图10是本发明的实施方式1的半导体集成电路装置的存储单元和工作波形图。
在图1(a)中示出具有选择元件152和信息存储部153的存储单元151。信息存储部153具有与作为选择元件152的MOS晶体管和源线185相连接的结构。当然，也可以是与选择元件152和位线186之间相连接的结构。在该场合，在字线184上施加脉冲电压使选择元件导通，电流从位线186或源线185的方向流出。在同图(b)中示出存储单元的剖面示意图。信息存储部153的结构，是由与硫族化物的接触面积比较大的上部电极155和与上述上部电极相比与硫族化物的接触面积小的插入电极154夹着硫族化物102的结构。
此时，如同图(c)所示，因为在工作时电流的极性不断地切换，可以防止伴随离子导电的硫族化物的组成的偏析，可产生可写入次数增加的效果。在复位时或置位时的正负脉冲电流的振幅及脉冲宽度，在具有与现有的图3相同的热效果的范围内可以任意选择。
例如，在施加复位脉冲时切换电流方向的场合，第1脉冲171的脉冲宽度为30ns，电流值为200μA。第2脉冲172的脉冲宽度为20ns，电流值为200μA。当然可以相应于使用的硫族化物的组成及电极的组成来选择上述脉冲宽度及电流值的最优值。信息存储部153的上述第1电流脉冲171和上述第2电流脉冲172引起的焦耳热的发生量的合计与现有方式的复位脉冲引起的焦耳热的发生量相等。
另外，在施加置位脉冲时在切换电流方向的场合，第1脉冲171的脉冲宽度是80ns，电流值是100μA。第2脉冲172的脉冲宽度是70ns，电流值是100μA。
另外，根据需要也可以只在复位时切换电流方向。这是由于复位动作中的硫族化物的最高到达温度与置位动作相比很高，组成偏析主要在复位时发生。另外，假设在使脉冲电流171、172流过的各个时间带中，在字线184上施加字脉冲电压。正负电流可通过从图1的位线(BL)186侧流向源线(SL)185或从源线(SL)185侧流向位线(BL)186侧而得到。上述字脉冲电压，如图1(c)所示，既可以是一个而包含两个电流171和172，或者也可以是分开为两个而分别包含两个电流171和172。
图6至10举例示出用来进行复位及置位的脉冲电流。
图6的特征是第1脉冲电流161和第2脉冲电流162的振幅和时间大致相同。在此场合，由于在第1脉冲电流中流过硫族化物的电荷量与第2脉冲电流的流过硫族化物的电荷量大致相等，可以抑制组成的偏离。在本方式中，因为通过对一个脉冲电流源进行切换使其或者从位线侧流出，或者此源线侧流出而产生正负电流，所以可以使产生写入脉冲的存储单元外围电路的设计变得简单。
图7的特征是第1脉冲比第2脉冲的电流大。优点如下。在硫族化物的温度上升时，构成硫族化物的原子间的结合力变弱，即使是在施加同一电场的场合也容易发生偏析。在施加第1脉冲的时刻，由于硫族化物的温度升高，在第2脉冲电流的振幅与第1脉冲电流的振幅相同的场合，由第2脉冲移动的原子数比由第1脉冲移动的原子数多而产生组成偏析。为了解决这一问题，可以将第2脉冲的振幅减小到比第1脉冲小即可。结果，由第1脉冲移动的原子数和由第2脉冲移动的原子数变成相等。
另外，也可以利用相应于电流方向的选择晶体管的驱动电流的变化。下面利用图1(a)对驱动电流变化的理由进行说明。在位线186的电位比源线185的电位高时，上述选择晶体管152的栅源间电压为字线184和源线185的电位差。其次，在位线186的电位比源线185的电位低时，上述选择晶体管152的栅源间电压为地点X的电位和字线184的电位之间的电位差。其中，地点X的电位，小于等于源线电位并大于等于位线电位。因此，选择晶体管152的驱动电流，在位线186的电位高于源线185时变大。
与此相对，图8的特征是第1脉冲比第2脉冲的宽度长。这是为了进行与图7相同的修正。在本方式中，由于可以使用一个恒流源通过脉冲施加的定时(timing)进行复位动作或置位动作，所以可以使存储单元外围电路的构成变得简单。
与此相对，图9的特征是第1脉冲比第2脉冲的电流小。硫族化物具有因加热变成低电阻的性质。因此，在假定第1脉冲电流的振幅和第2脉冲电流的振幅相等时，利用第1脉冲施加于硫族化物上的电压比利用第2脉冲施加的电压高，由第1脉冲移动的原子数超过由第2脉冲移动的原子数。于是，通过使第1脉冲电流的振幅变得小于第2脉冲电流的振幅，可以使原子的移动数相等。
另外，在图10中示出通过使第2脉冲的振幅大于第1脉冲的振幅可以得到同样的效果。
图11为图6～10的组合示例。对于复位动作，是通过在具有20～400微安的比较小的电流和50～1000纳秒的比较长的脉冲宽度的第1脉冲251之后使具有50～1000微安的比较大的电流和5～100纳秒的比较短的脉冲宽度的第2脉冲252流向与上述第1脉冲的反方向而进行。此外，置位动作，是与复位动作中的第1脉冲和第2脉冲顺序相反地进行。复位动作，是图8及9的组合，置位动作是图7及10的组合。
对于复位动作，是利用第1脉冲电流251使硫族化物结晶，利用与上述第1脉冲连续的脉冲电流252使硫族化物变成非晶态。
对于置位动作，是利用第1脉冲电流253使硫族化物变成非晶态，利用与上述第1脉冲连续的脉冲电流254使硫族化物结晶。
在此方式中，由于只利用上述第1脉冲和上述第2脉冲这两种脉冲就可以进行置位及复位动作，具有电路构成简单的特点。另外，因为置位时间和复位时间相等，具有方便用户使用的特征。
下面利用图1(a)对产生反方向的电流的方法予以说明。存储单元151，由选择元件152和信息存储部153构成。选择晶体管是N沟道型。自然，也可以使用P沟道型。选择晶体管的栅与字线184相连，漏与位线186相连。信息存储部，配置于选择晶体管的源和源线185之间，在写入时，首先对字线施加电压，之后对源线施加电压。结果，脉冲电流从源线通过选择晶体管及信息存储部流向位线。上述脉冲电流，相当于同图(c)所记载的第1脉冲电流171。之后，源线的电压返回0V，对位线施加电压。结果，脉冲电流从位线通过信息存储部及选择晶体管流向源线。上述脉冲电流，相当于同图(c)所记载的第2脉冲电流172。之后，源线和字线的电压返回0V。通过以上的动作，可以对流过信息存储部的电流的方向进行切换。在本方式中，由于字线的电位是2值即可，具有字驱动器简单的优点。
当然，也可以是在字线的电压上升之前，位线的电压上升或在源线的电压下降之前，字线的电压下降。
此外，也可以使用下述的方法。在写入动作前，字线184、位线186、源线185，保持为1/2VDD。首先，使字线184上升到VDD，之后，使位线186下降到0V和1/2VDD的中间电位。结果，脉冲电流从源线通过选择晶体管及信息存储部流向位线。上述脉冲电流，相当于同图(c)所记载的第1脉冲电流171。之后，使位线上升到1/2VDD和VDD的中间电位。结果，脉冲电流从位线通过信息存储部及选择晶体管流向源线。上述脉冲电流，相当于同图(c)所记载的第2脉冲电流172。通过采用以上的方法，因为可以对源线施加1/2VDD这样的直流电压，可以使相邻存储单元和源线185共用化。所以，可减小存储单元的面积。
另外，也可以将信息存储部配置于位线和选择晶体管之间，或用结作为选择元件，或采用双极型晶体管。
作为本实施例的特征，可以举出的还有施加于位线及源线的脉冲电压的脉冲宽度短。上述脉冲宽度，例如，小于等于100ns。
利用在本申请中公开的发明，可以防止硫族化物中的组成的偏析。因此，可以使用在现有的方式中由于易于产生组成偏析而不能使用的硫族化物。作为容易产生组成偏析的标准，有构成存储材料的元素的电负性的差。作为相变存储器用的存储材料，主要研究的硫族化物的组成是Ge-Sb-Te。如图12示出的电负性的一览表中所示，Ge的电负性为1.8，Sb为1.9，而Te为2.2。由此相对为负的元素的Te向正的电极移动。在Ge-Sb-Te的三种元素间的电负性最小的是Ge，最大的是Te，其差为0.3。
构成元素的电负性的差大于0.3的硫族化物，存在易于产生组成偏析的问题。另一方面，在电负性的差大的硫族化物中，在阳离子元素和阴离子元素之间形成的离子键很牢固，由于结晶温度上升，具有10年数据保持温度提高的优点。
利用在本申请中公开的发明，可以实现可以进行多次写入，并且兼具很高的10年数据保持温度的相变存储器。
作为组成的一例，可以举出Ge2Sb2Se5、Ge2Sb2S5及Zn-Ge-Sb-Te。
图13是本发明的实施方式4的存储单元的存储部的剖面示意图。在电极195和电极194之间夹着粘接层192、加热层193和硫族化物191。其中，粘接层192，是为了在存储器制造过程和存储器工作时，在硫族化物和电极间不产生空隙而设置的。另外，加热层193，是为了在写入电流流过时高效率产生焦耳热而设置的。在这种结构中，由于构成加热层或粘接层的原子会从这些层扩散到硫族化物，所以过去不采用扩散速度大的材料作为加热层或粘接层。不过，在切换电流方向的本方式中，因为可以防止由于离子导电引起的这些元素的扩散，所以可以使用现有的由于扩散速度大而不能使用的Si及C作为加热层及粘接层。由于Si的半导体制造过程的整合性好，C是粘结性强的材料，具有制造容易的优点。
图14(a)的特征是在置位动作中，第1脉冲201和第2脉冲203的电流方向相反，并且第1脉冲202的前端附近具有有特大电流流过的部分201。借助此部分201，可以对硫族化物暂时地，例如，在20ns之间，施加高电压产生双向开关切换而减小硫族化物的电阻。因此，在脉冲电流202及203流过时，施加于硫族化物上的电压，很小即可。通过在置位动作时使用本方式，产生可减小置位功率的优点。
图14(b)的特征是对电流方向进行大于等于2次的切换。通过增加切换次数，与原子移动所需要的时间相比，可以以短时间间隔进行电流方向的切换，可以抑制组成偏析。
另一方面，相变存储器，在读出时，为防止信息的破坏，必须使电流在不会使相变电阻的状态发生改变的范围内流动，流过的电流小于改写电流。不过，电流减小时读出速度会变坏。就是说，从防止信息破坏的观点考虑，必须使读出电流小，而从读出速度的观点考虑，读出电流必需大，具有折衷关系。从读出速度的观点考虑时，通过破坏数据进行读出是可能高速读出的，但为了保持数据必须进行重写，改写次数增加，可靠性降低令人担心。在进行这种破坏读出时，可以使用上述的正负反转脉冲。就是说，可以抑制组成偏析，可以增加改写次数，可能进行破坏读出/重写。
下面利用附图对本发明的半导体存储装置的几个优选例予以说明，首先描述用于使读出速度高速化的方法(进行破坏数据读出和重写)，之后，对通过引入上述的正负脉冲增加改写次数的电路构成予以说明。
对构成实施例的各功能块的电路元件，没有特别的限制，可利用公知的CMOS(互补型MOS晶体管)等的集成电路技术在单晶硅这样的一个半导体基板上形成。在图中，MOS晶体管的基板电位的连接方法没有特别表示，但只要是在MOS晶体管可以正常工作的范围内，对其连接方法没有特别限制。另外，在没有特别说明的场合，信号的低电平记作“L”，而高电平记作“H”。
<存储模块的结构>
下面利用图15的存储模块进行详细说明。构成存储模块的存储阵列ARRAY，是由多条字线WL和多条位线BL构成的，在字线WL和位线BL的交点上连接有存储单元MC。各存储单元MC，如以存储单元MC00所例示的，由N沟道型MOS晶体管MN00和存储元件R00构成。存储元件R00，是称为相变电阻的元件，其特征为，例如，在晶态中为1kΩ～10kΩ左右的低电阻，在非晶态中为大于等于100kΩ的高电阻。在N沟道型MOS晶体管MN00的栅电极上连接有字线WL0，通过控制使得在选择N沟道型MOS晶体管的状态中为ON状态，而在非选择状态中为OFF状态。R00的一个端子与位线BL0连接，而另一个端子与MN00的漏电极连接。MN00的源电极与接地电位连接。在本实施例中，相变元件R连接到位线BL和N沟道型MOS晶体管MN之间，但也可以连接到接地电位和N沟道型MOS晶体管MN之间。另外，也可以使用双极型晶体管代替MOS晶体管。
在字线WL上连接有X系地址译码器电路块，利用X系地址信号选择一个字线WL。
在位线BL上连接有位线选择电路BLS，利用开关SW有选择地与共用线CL连接。开关SW，利用来自Y系地址译码器电路块的位线选择信号BS进行控制。
读写电路RWC，由读出放大器SA、写入放大器WA、写入数据选择电路WDC和读出控制电路RA构成。读出放大器SA，对共用线CL的信号进行放大。读出控制电路RA，由开关RSW和电流源(Iread)组成。写入放大器WA，由P沟道型MOS晶体管(MP0、MP1)、电流源(Iset、Ireset)和写入电流选择电路WIC组成，构成电流镜电路。P沟道型MOS晶体管MP0的源极与电源电位VDD连接，栅电极和漏电极与节点NG连接，P沟道型MOS晶体管MP1的源电极与电源电位VDD连接，栅电极与节点NG相连接，漏电极与共用线CL相连接。节点NG利用写入电流选择电路WIC与电流源(置位电流源Iset或复位电流源Ireset)相连接。节点NG的电位改变以使所连接的电流源的电流和在MP0中的电流IW0相同。另外，因为MP1和MP0的栅源间电压相同，所以电流IW1也是与IW0相同的电流。其结果，流入位线BL的电流变为与节点NG相连接的电流源的电流相同。
在写入数据选择电路WDC上输入的是写入控制信号WE、输入数据Di和输出数据Do，将信号(复位电流选择信号RIS、置位电流选择信号SIS)输出到写入数据选择电路WIC。
<动作方式>
下面利用图16对详细的动作予以说明。内部电路的电源电压VDD，例如，是1.5V，开始时为待机状态STANDBY，当地址ADD受到切换，写入控制信号WE变为“L”时，就开始读出动作READ。此处主要就从存储单元MC00读出“1”(复位(高电阻)状态)的场合进行说明。在图16中以实线示出。读出“0”(置位(低电阻)状态)的场合以虚线示出。
在使字线WL0从“L”激活到“H”的同时，使开关RSW变为ON，驱动电流Iread流入到位线BL0。相变元件是利用热改变结晶状态的元件，特别是非晶(复位)态，即使是由小电流引起的发热也会缓慢结晶(置位)。因为这一变化是不断累积的，为了使结晶稍微推迟，过去在读出时必须使用比写入电流小的电流。在图17中示出Iread和读出次数的关系。例如，在电流为100μA时，一次读出就可以使数据破坏，而在10μA左右的电流时，几乎可以无限读出。然而，利用10μA左右的电流需要时间使位线BL的电位改变，读出速度变慢。于是，在本发明中，将Iread加大到，例如，100μA，可使读出速度高速化。但是，因为存在数据破坏的可能性，读出的数据必须重写。
在使读出电流Iread流过位线BL0时，因为在存储单元MC00写入的是，例如，100kΩ的高电阻(与数据“1”相当)的值，位线BL0的电位一直上升达到电源附近，例如，1.2V。如果在存储单元MC00上写入，例如，10kΩ的低电阻(与数据“0”相当)的值，位线BL0的电位不大会上升而在1.0V左右。通过使读出放大器激活信号SE变成“H”，在读出放大器电路SA中将此电压与参考电压REF进行比较，对此电位差进行放大。将经过放大的数据输出到Do而结束读出。在写入高电阻值时，向Do输出“1”，而在写入低电阻值时，向Do输出“0”。
在本实施例中，在读出之后，将读出的数据重写。结果，就不存在读出时的数据破坏的问题。
在本实施例中，读出“1”之后，将读出的数据送到写入数据选择电路WDC，而复位电流选择信号RIS从“L”变为“H”。结果，驱动写入电流选择电路WIC，使电流源Ireset连接到节点NG。结果P沟道型MOS晶体管MP1的电流IW1也变成为Ireset，可以使电流Ireset流向位线BL0。
复位电流Ireset，例如，是200μA。在由于读出而使数据受到破坏，元件变成低电阻时，持续流入200μA的电流，位线一直上升到电源电位附近。另外，即使是通过读出并未使元件低电阻化，由于复位电流Ireset元件会低电阻化，200μA的电流持续流入。这一状态继续5纳秒至数十纳秒元件就会变成熔融状态。之后，通过使流入元件的电流急剧下降进行急冷，存储元件R00非晶态化而变成为高电阻(与数据“1”相当)。
另外，非选择的位线BL与接地电位相连接。
如果在读出“0”的场合，因为存储元件R是置位状态，即使是在读出时使读出电流Iread流过，电阻值也不会改变，不需要将数据回写。但是，在本实施例中，为了简化控制，在读出“0”时也进行写入。在此场合，在读出后，利用写入放大器WA使置位电流Iset流向位线BL0。因为元件低电阻化，100μA的电流持续流过。这一状态持续100纳秒左右而结束写入动作。
在写入动作结束时，字线WL0从“H”转移到“L”而结束置位动作。写入动作WRITE，在读出数据之后，利用写入数据选择电路WDC，选择来自外部的输入数据Di，并根据此数据控制复位电流选择信号RIS及置位电流选择信号SIS而写入数据。
在本实施例的实线表示的波形图中，在读出“1”之后写入“0”，而在以虚线表示的波形图中，在读出“0”之后写入“1”。在写入“0”时，使SIS信号从“L”变成为“H”，通过使置位电流Iset流入位线BL而对元件进行置位。在写入“1”时，通过使RIS信号从“L”变成为“H”，使复位电流Ireset流入位线BL而对元件进行复位。
在写入动作WRITE中不需要读出，但为了简化控制进行与读出动作READ同样的控制。
在本实施例中，在复位时必须使200μA的电流Ireset流入到元件。因此，存储单元MC的N沟道型MOS晶体管MN也必须具有使同等电流流过的驱动力。为了加大电流驱动力，可以使晶体管的栅宽度加大，但这也会使存储单元的尺寸增大。于是，代替增大栅宽度而采用使字线WL在“H”时的电压升压到比电源电压VDD高的值来增大电流驱动力。在本实施例中，是使字线的电压升高到比电源电压VDD高1.0V的2.5V。在图18中示出在200μA的电流流过时必需的存储单元的尺寸和字电压的关系。因为在使字电压上升时，流过的电流增加，相对地可以使栅宽度减小，可以缩小单元尺寸。与使字电压变成1.5V，加大栅宽度的场合相比，在使字电压上升到2.5V的场合，可以使单元面积变成为约60％，使单元尺寸成为6F2。升压的电压，考虑到可靠性，必须不在栅电极上施加大于等于5MV/cm的电压。
另外，作为使存储单元MC的N沟道型MOS晶体管MN的电流驱动力增大的另外的方法，还有降低阈值的方法。在此场合，可以将字线WL为“H”时的电压为电源电压VDD，但由于非选择时的漏电流增大，字线WL在“L”时必须施加负电压。例如，在阈值下降0.5V时，其效果与使字线WL升压到2V相同，必须对非选择的字线WL施加-0.5V。
图19示出存储阵列的平面图。字线WL由多晶硅层(PS)形成，源线SL由第1布线层M1形成，而位线BL由第2布线层M2形成。另外，扩散层L和布线层M1利用触点CNT连接，布线层M1和布线层M2分别利用通路VIA连接。
<控制字线的场合>
下面利用图20的存储模块对控制字线的场合进行说明。构成存储模块的存储阵列ARRAY，是由多条字线WL和多条位线BL构成的，在字线WL和位线BL的交点上连接有存储单元MC。各存储单元MC，如以存储单元MC00所例示的，由N沟道型MOS晶体管MN00和存储元件R00构成。存储元件R00，是称为相变电阻的元件。字线WL与字驱动器阵列WD_ARY相连接，利用X系地址译码器ADEC对X系地址信号XADD进行译码而选择一个字线WL。字驱动器阵列WD_ARY由字驱动器WD构成，字驱动器WD0，例如，成为由N沟道型MOS晶体管MN10和P沟道型MOS晶体管MP10构成的反相电路，输出与字线WL相连接，P沟道型MOS晶体管MP10的源电极与电源线VWL相连接。
位线BL与位线选择电路BLS相连接，利用开关SW有选择地与共用线CL相连接。开关SW，利用来自Y系地址译码器电路块的位线选择信号BS进行控制。
读写电路RWC，由读出放大器SA、写入放大器WA、写入数据选择电路WDC和写入控制电路WIC构成。在写入数据选择电路WDC上输入的是写入控制信号WE、输入数据Di和输出数据Do，将控制信号CW输出到写入控制电路WIC。写入控制电路WIC根据CE信号控制电源线VWL和信号BS。写入放大器WA由P沟道型MOS晶体管MP1构成，在栅电极上输入控制信号BC。
<动作方式>
下面利用图21对详细的动作予以说明。内部电路的电源电压VDD，例如，是1.5V，开始时为待机状态STANDBY，当地址ADD被切换，写入控制信号WE变为“L”时，就开始读出动作READ。此处主要就从存储单元MC00读出“1”(复位(高电阻)状态)的场合进行说明。在图16中以实线示出。读出“0”(置位(低电阻)状态)的场合以虚线示出。
开始时，通过使控制信号BC变成为“L”对位线BL0进行预充电。将字线WL0从“L”激活为“H”，利用存储单元MC00从位线BL0取得电流。因为对存储单元MC00写入，例如，100kΩ高电阻(与数据“1”相当)的值，位线BL0的电位几乎不变，例如为1.5V。如果存储单元MC00中写入例如10kΩ的低电阻(相当于数据“0”)值，位线BL0降低变成为大约0.5V。通过使读出放大器激活信号SE变成“H”，在读出放大器电路SA中将此电压与参考电压REF进行比较，对此电位差进行放大。将经过放大的数据输出到Do而结束读出。在写入高电阻值时，向Do输出“1”，而在写入低电阻值时，向Do输出“0”。
在本实施例中，在读出之后，将读出的数据重写。结果，就不存在读出时的数据破坏的问题。
在本实施例中，读出“1”之后，将读出的数据送到写入数据选择电路WDC，将信号CW输出。其结果，利用写入控制电路WIC，控制电源线VWL和信号BC。在读出“1”的场合，位线为电源电压1.5V，字电压保持电源电压1.5V不变。
在读出之前元件是高电阻，但通过读出使数据受到破坏，元件低电阻化时，流过200μA的复位电流Ireset。另外，即使是通过读出并未使元件低电阻化，由于复位电流Ireset元件会低电阻化，200μA的电流持续流入。这一状态继续5纳秒至数十纳秒元件就会变成熔融状态。之后，通过使流入元件的电流急剧下降进行急冷，存储元件R00非晶态化而变成为高电阻(与数据“1”相当)。
另外，非选择的位线BL与接地电位相连接。
如果在读出“0”的场合，因为存储元件R是置位状态，即使是在读出时使读出电流Iread流过，电阻值也不会改变，不需要将数据回写。但是，在本实施例中，为了简化控制，在读出“0”时也进行置位的写入。在此场合，因为在读出后，将位线设置为电源电压1.5V，将字电压设置为1.0V，元件低电阻化，100μA的电流持续流过。这一状态持续100纳秒左右而结束写入动作。
在写入动作结束时，字线WL0从“H”转移到“L”而结束置位动作。写入动作WRITE，在读出数据之后，利用写入数据选择电路WDC，选择来自外部的输入数据Di，并根据此数据控制电源电压VWL而写入数据。
在本实施例的实线表示的波形图中，在读出“1”之后写入“0”，而在以虚线表示的波形图中，在读出“0”之后写入“1”。
在写入动作WRITE中不需要读出，但为了简化控制进行与读出动作READ同样的控制。
下面，对在重写和写入之前，施加电流脉冲的方法予以说明。利用本方式可以进行无限次数的改写。另外，在本实施例中，置位电流源Iset和读出用电流源Iread为共用，去掉读出用控制电路RA可以减小面积。
<存储模块的结构>
下面利用图22只对与实施例1不同之点进行叙述。源线SL不与接地电位连接，与位线BL平行形成，利用位线选择电路BLS与共用源线CSL相连接。例如，源线SL0利用源线开关SSW0与共用源线CSL相连接。另外，位线BL也利用位线选择电路BLS与共用位线CBL相连接。例如，位线BL0利用位线开关BSW0与共用位线CBL相连接。
位线开关BSW由位线选择信号BS控制，源线开关SSW由源线选择信号SS控制。
共用位线CBL和共用源线CSL，输入到纵横开关CBSW，与共用线CL或接地电位连接。
<动作方式>
下面利用图23只对与实施例1不同之点进行叙述。在读出动作READ中一直到读出数据与实施例1相同。在读出数据之后，首先输入电流脉冲。
例如，在读出“1”时，通过使置位电流选择信号SIS从“L”变成为“H”使置位电流Iset流过位线BL0。在读出“0”时，通过使复位电流选择信号RIS从“L”变成为“H”使复位电流Ireset流过位线BL0。之后以相反的电流方向，重写所读出的值。在读出“1”时，使位线BL0与接地电位连接，通过使置位电流选择信号SIS从“H”变成为“L”并使复位电流选择信号RIS从“L”变成为“H”，使复位电流Ireset流过源线SL0，写入“1”。在读出“0”时，使位线BL0与接地电位连接，通过使复位电流选择信号RIS从“H”变成为“L”并使置位电流选择信号SIS从“L”变成为“H”，使置位电流Iset流过源线SL0，写入“0”。
写入动作，同样在读出之后，输入电流脉冲，之后，通过使反方向的电流流过而进行待输入数据(Di的值)的写入。
通过以上述方式在写入前施加反方向的电流脉冲，就可以进行无限次数的改写，即使是在读出时进行回写的方式，由于对写入次数没有限制所以也不成问题。
在实施例中，由于不断有电流从位线BL流向源线SL进行写入，相变元件R的位线侧的硫族化物中的Te的组成比高，而晶体管侧的硫族化物中的Ge、Sb的组成比高。
在本实施例中，在写入过程中使电流方向反向。因此，即使是由于写入而使组成出现偏离，由于施加电流方向相反的脉冲可使组成的偏离消除而使组成返回到原来的状态。其结果，可以防止伴随离子导电的硫族化物的组成的偏析，可写入次数增加，可以进行无限次数的改写。
图24示出存储阵列的平面图。字线WL由多晶硅层(PS)形成，源线SL由第1布线层M1形成，而位线BL由第2布线层M2形成。另外，位线BL和源线SL平行形成。
另外，在本实施例中，是与破坏读出组合进行说明的，但并不一定必须与破坏读出组合使用，通过利用正负脉冲写入就可以得到增加改写次数的效果。
图25示出使用本方式构成多端口存储阵列的示例。各位线与两个选择开关SW相连接，例如，位线BL0利用开关SW00与读写电路RWC0连接，经过开关SW10与RWC1相连接。通过这种构成方式，可以并行处理读出动作与写入动作。另外，使用本方式可以利用在写入时读出的数据进行测试，可以对数据进行有效的利用。
例如，在并行处理读出动作与写入动作的场合，在利用SW00将BL0连接到RWC0进行读出动作的同时，可以利用开关SW11使BL1与读写电路RWC1相连接进行写入动作。
随着便携机器的显著普及，对非易失性存储器的需要正在扩展。特别是要求容易与逻辑电路混装、可以高速写入、可写入次数多、驱动电压低的存储器。相变存储器是预期会具有所有这些特征的存储器元件。
实现相变存储器的稳定写入的本发明，对相变存储器的实用化贡献很大。特别是在非易失性存储器混装微机、IC卡中，广泛使用的可能性极大。
权利要求
1.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于利用流过上述位线的第1脉冲电流和在上述第1脉冲电流的反方向上流过的第2脉冲电流写入信息。
2.如权利要求1所述的半导体存储装置，其特征在于上述第1脉冲电流的脉冲宽度与上述第2脉冲电流的脉冲宽度不同。
3.如权利要求2所述的半导体存储装置，其特征在于上述第1脉冲电流的脉冲宽度比上述第2脉冲电流的脉冲宽度长。
4.如权利要求1所述的半导体存储装置，其特征在于上述第1脉冲电流的振幅与上述第2脉冲电流的振幅不同。
5.如权利要求4所述的半导体存储装置，其特征在于上述第1脉冲电流的振幅比上述第2脉冲电流的振幅大。
6.如权利要求1所述的半导体存储装置，其特征在于上述选择元件是由MIS型晶体管构成的。
7.如权利要求1所述的半导体存储装置，其特征在于上述选择元件是由双极型晶体管构成的。
8.如权利要求1所述的半导体存储装置，其特征在于上述选择元件是由结所构成的。
9.如权利要求1所述的半导体存储装置，其特征在于上述信息存储部是由第1电极层、因加热而电阻值变化的相变材料层和第2电极层构成的。
10.如权利要求9所述的半导体存储装置，其特征在于上述相变材料层是至少包含Te的材料。
11.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于设置有流过上述位线的第1脉冲电流和具有与上述第1脉冲电流不同的振幅或脉冲宽度的第2脉冲电流，利用由上述第1脉冲和与上述第1脉冲连续的上述第2脉冲构成的第1脉冲组合、和由上述第2脉冲和与上述第2脉冲连续的上述第1脉冲构成的第2脉冲组合写入信息。
12.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于利用流过上述位线的具有50～1000微安的比较大的振幅和5～100毫微秒的比较短的脉冲宽度的第1脉冲电流、和与上述第1脉冲电流连续的具有20～400微安的比较小的振幅和50～1000毫微秒的脉冲宽度且与上述第1脉冲电流方向相反的第2脉冲电流写入信息。
13.一种半导体存储装置，具有由设置在多条字线、隔着绝缘层与上述字线交叉的多条位线和隔着绝缘层与上述字线或上述位线交叉的源线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于施加在上述位线及上述源线上的电压脉冲宽度都大于等于5ns且小于等于100ns。
14.如权利要求9所述的半导体存储装置，其特征在于上述相变材料是由电负性的差大于0.3的两种或更多种元素构成的。
15.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部、与上述信息存储部相邻的界面层和选择元件组成的多个存储单元，其特征在于利用在与上述字线正交的方向上流过的第1脉冲电流和在上述第1脉冲电流的反方向上流过的第2脉冲电流写入信息，上述界面层的组成是硅或碳。
16.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于利用流过上述位线的第1脉冲电流、比上述第1脉冲电流振幅小的第2脉冲电流和第3脉冲电流写入信息，上述第1、上述第2、上述第3脉冲电流中的任一个在不同方向上流动。
17.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于利用流过上述位线的第1脉冲电流和在上述第1脉冲电流的反方向上流过的两个或更多个脉冲电流写入信息。
18.一种半导体存储装置，具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于在上述位线中流过脉冲电流，上述字线的电压及上述脉冲电流的振幅分别取3个值。
19.一种混装有半导体存储装置的微机，该半导体存储装置具有由设置在多条字线和隔着绝缘层与上述字线交叉的多条位线的交点上的信息存储部和选择元件组成的多个存储单元，其特征在于利用流过上述位线的第1脉冲电流和在上述第1脉冲电流的反方向上流过的第2脉冲电流写入信息。
20.一种半导体装置，其特征在于具有多条字线、与上述多条字线交叉的多条位线、设置在上述多条字线和上述多条位线的交点上的多个存储单元、以及读写电路，上述多个存储单元包含相变元件，在读出动作时将从上述多个存储单元读出的信息进行重写。
21.如权利要求20所述的半导体装置，其特征在于在写入动作时，将读出的信息用从外部写入的信息置换并将上述置换后的信息写入到存储单元。
22.如权利要求20所述的半导体装置，其特征在于在上述读出、上述重写和上述写入中利用同一电路驱动上述存储单元。
23.如权利要求20所述的半导体装置，其特征在于在上述读出和上述重写之间，在上述重写脉冲电流之前施加与其极性相反的脉冲电流。
24.如权利要求21所述的半导体装置，其特征在于在上述读出和上述写入之间，在上述写入脉冲电流之前施加与其极性相反的脉冲电流。
25.一种半导体装置，其特征在于具有多条字线、与上述多条字线交叉的多条位线、以及设置在上述多条字线和上述多条位线的交点上的多个存储单元；上述多个存储单元分别包含相变元件；上述字线的高电平比驱动上述位线的电源电压高，相对于栅氧化膜为5MV/cm或更低的电压。
26.一种半导体装置，其特征在于具有多条字线、与上述多条字线交叉的多条位线、以及设置在上述多条字线和上述多条位线的交点上的多个存储单元；上述多个存储单元分别包含相变元件；上述字线的低电平比接地电位低。
27.一种半导体装置，其特征在于具有多条字线、与上述多条字线交叉的多条位线、设置在上述多条字线和上述多条位线的交点上的多个存储单元、以及多个写入读出电路；上述多个存储单元分别包含相变元件；上述多个存储单元可以与相对应的上述多个写入读出电路同时连接。
全文摘要
提供一种半导体集成电路装置，即使是增加写入次数也可以获得高可靠性。其构成为，在由第1电极(155)和第2电极(154)夹着信息存储部的存储单元中进行电流从第1电极(155)流向第2电极(154)的动作，并进行反方向的电流从第2电极(154)流向第1电极(155)的动作。由于第1脉冲(171)而产生组成偏离，但通过施加第2脉冲(172)可以消除组成的偏离，使组成恢复到原来的状态。
文档编号G11C16/02GK1819059SQ200610006409
公开日2006年8月16日 申请日期2006年1月20日 优先权日2005年2月10日
发明者土健三, 伊藤清男, 高浦则克, 长田健一 申请人:株式会社瑞萨科技