专利名称：编码器和解码器的制作方法
技术领域：
本发明涉及下述的技术，该技术用于对位串进行编码和解码，在减小电路尺寸的同时，即使在高码率情况下也能实现误码率的降低。
背景技术：
传统上，用于在诸如磁盘和磁光盘的存储器单元中记录数据的记录方法包括纵向记录方法，其中沿磁盘表面施加磁场；以及垂直记录方法，其中垂直于磁记录表面施加磁场。
垂直记录方法比纵向记录方法更能抵抗热波动，并增大了表面记录密度。因此，近来已经积极地制造了使用垂直记录方法的存储设备。
在纵向记录方法中，记录和再现信号的波形是脉冲波，而在垂直记录方法中，记录和再现信号的波形是矩形波。
然而，由于通过磁头在磁记录表面上执行信息的记录和再现的前置放大器具有高通滤波特性，所以信号的低频域被截止，而导致矩形波的波形失真，从而导致信号的记录和再现时的误码率可能劣化的问题。
为了解决这个问题，可以使用在读取通道(例如图1所示的读取通道)上提供的基线校正处理，或者需要使用对矩形波信号中的直流(DC)分量进行抑制的编码器和解码器。例如，存在使用无DC游程长度受限(RLL)编码方法的编码器和解码器，它们已安装在诸如磁盘和磁光盘的存储单元中(例如，参见K.A.Schouhamer Immink，“Codes for MassData Storage Systems”，The Netherlands，Shannon FoundationPublishers，November 2004)。
无DC RLL编码方法具有对信号中的DC分量进行抑制的功能。在RLL码中，在位串中，连续“0”的最小数量和最大数量受到限制。
在RLL码中，对连续“0”的最大数量的限制被称为G约束条件，而对奇数位或偶数位中的连续“0”的最大数量的限制被称为I约束条件，并且这些约束条件被表示为(0，G/I)。
通过施加G约束条件，在对来自磁头的读取信号进行解码时抑制了差错传播，并且在解码时，同步变得容易。此外，通过施加I约束条件，可以抑制G约束条件不能抑制的差错传播。
作为评估是否抑制了DC分量的方法，存在计算游程数字总和(RDS)的峰宽度的方法。图33是对DC分量的抑制量进行评估的评估方法的说明图。
如图33所示，通过该评估方法，当记录和再现信号中的位串的位值为“0”时，加“-1”，而当位值为“1”时，加“1”，以计算RDS值。
在对包含在位串中的所有位值完成了RDS值的计算之后，计算其中RDS值的绝对值变为最大的峰宽度。在图33的情况下，峰宽度变为“3”。
为了减少DC分量，最好使峰宽度尽可能地小。通过检查RDS值，可以对DC分量的抑制量进行评估。因此，可以将无DC码视为能够减小峰宽度的码。
在RLL编码方法中，编码是根据转换表来进行的。当码率(信息位长度/代码位长度)增大时，转换表的大小也增大。因此，希望下述的编码方法，该编码方法即使在码率很高的情况下也可以高效地进行编码。
当码率相对较高时，存在一种用于抑制DC分量的引导加扰(guidedscrambling)方法。在该方法中，将记录和再现信号中的位串转换为多个加扰串，并计算各个加扰串的峰宽度。然后选择具有最小峰宽度的加扰串作为其中抑制了DC分量的加扰串(例如，I.J.Fair，W.D.Grover，W.A.Kryzymien，and R.I.MacDonald，“Guided ScramblingA NewLine Coding Technique for High Bit Rate Fiber Optic TransmissionSystems”，IEEE Transactions on Communications，Vol.39，No.2，February 1991)。
然而，利用引导加扰方法的传统技术存在以下问题，当码率非常高时，很难改善记录和再现信号时的误码率。
具体地，目前在存储器单元中使用的纵向记录方法中的码率高达0.99或更高，但是当垂直记录方法中需要相同的码率来抑制DC分量时，即使通过使用该引导加扰方法也很难改善误码率。
此外，在传统的引导加扰方法中，必须在用于将位串转换为加扰串的多个加扰器中分别提供RLL编码器。然而，存在下述的问题高码率的RLL编码器的电路尺寸非常大，并且设置多个RLL编码器导致电路尺寸增大。
因此，在垂直记录方法中，一个重要的目的是开发一种用于记录和再现信号的编码器和解码器，该编码器和解码器即使在码率很高的情况下也可以改善误码率，并减小电路尺寸。
发明内容
本发明的一个目的是至少解决传统技术中的这些问题。
根据本发明一个方面的编码器包括编码位串生成单元，其生成通过对输入位串进行加扰而进行了编码的第一位串；直流分量评估单元，其在逐位地移动多个位的同时，在第一位串中选择具有预定宽度的第二位串，并对第二位串中的直流分量进行评估；以及位串提取单元，其根据直流分量评估单元的评估结果，提取抑制了直流分量的第三位串。
根据本发明另一方面的解码器包括解码单元，其对由编码器进行了编码的位串进行解码。该编码器包括编码位串生成单元，其生成通过对输入位串进行加扰而进行了编码的位串；直流分量评估单元，其在逐位地移动多个位的同时，在由编码位串生成单元生成的位串中选择具有预定宽度的位串，并对所选择的位串中的直流分量进行评估；以及位串提取单元，其根据直流分量评估单元的评估结果，提取抑制了直流分量的位串。
根据本发明的另一方面，一种对位串进行编码的方法包括生成通过对输入位串进行加扰而进行了编码的位串；在逐位地移动多个位的同时，在该生成步骤所生成的位串中选择具有预定宽度的位串；对所选择的位串中的直流分量进行评估；以及根据该评估步骤的评估结果，输出抑制了直流分量的位串。
通过结合附图来阅读本发明的当前优选实施例的以下详细说明，本发明的以上和其他目的、特征、优点以及技术和工业重要性将得到更好的理解。
图1是根据本发明第一实施例的记录和再现装置的框图；图2是用于表示由GS编码器执行的编码处理的示意图；图3是用于表示由该GS编码器执行的加扰处理的示意图；图4是表示用于添加用于后处理器的奇偶校验位的奇偶校验位添加处理的示意图；图5是用于表示对于没有添加奇偶校验位的位的处理的示意图；图6是用于表示SDS计算的示意图；图7是本方法中的无DC码的频率特性的曲线图；图8是用于表示解扰(descramble)处理的示意图；图9A是用于表示r＝6约束条件的示例的示意图；图9B是用于表示l＝6约束条件的示例的示意图；图9C是用于表示R＝6约束条件的示例的示意图；图9D是用于表示L＝6约束条件的示例的示意图；图10是图1所示的HR-RLL编码器的框图；图11是用于表示1+D2处理的示意图；图12是用于表示去交错处理的示意图；图13是用于表示由第一替换编码器执行的编码位串的转换的示意图；图14是用于表示第一右端处理编码器将编码位串转换为满足I＝12约束条件的编码位串的示意图；图15是用于表示左端处理编码器将编码位串转换为满足I＝12约束条件的编码位串的示意图；图16是用于表示中间处理编码器将编码位串转换为满足I＝12约束条件的编码位串的示意图；
图17是用于表示交错编码器将满足G＝12约束条件的编码位串转换为满足I＝12约束条件的编码位串的示意图；图18是用于表示当数据部分大于13位时，第二右端处理编码器将编码位串转换为在该编码位串与右编码位串之间的满足G＝12约束条件的编码位串的示意图；图19是用于表示当数据部分为13位时，第二右端处理编码器将编码位串转换为在该编码位串与右侧位串之间的满足G＝12约束条件的编码位串的示意图；图20是用于表示当数据部分为12位时，第二右端处理编码器将编码位串转换为在该编码位串与右编码位串之间的满足G＝12约束条件的编码位串的示意图；图21是用于表示由第二右端处理编码器执行的另一右端处理的示意图；图22是用于表示1/(1+D2)处理的示意图；图23是HR-RLL解码器的框图；图24是由HR-RLL编码器中的去预编码器和去交错编码器执行的编码处理的流程图；图25是由HR-RLL编码器中的第一替换编码器执行的编码处理的流程图；图26是由HR-RLL编码器中的第一右端处理编码器和左端处理编码器执行的编码处理的流程图；图27是由HR-RLL编码器中的中间处理编码器和交错编码器执行的编码处理的流程图；图28是由HR-RLL编码器中的第二替换编码器执行的编码处理的流程图；图29是由HR-RLL编码器中的第二右端处理编码器和预编码器执行的编码处理的流程图；图30是由HR-RLL解码器中的预编码器、第二右端处理解码器、第二替换解码器和去交错解码器执行的解码处理的流程图；
图31是由HR-RLL解码器中的中间处理解码器、左端处理解码器、第一右端处理解码器和第一替换解码器执行的解码处理的流程图；图32是由HR-RLL解码器中的交错解码器和去预编码器执行的解码处理的流程图；图33是用于表示根据本发明第二实施例的记录和再现装置的解码器的概要的示意图；图34是根据第二实施例的记录和再现装置的框图；图35是用于表示由根据第二实施例的GS编码器执行的处理的示意图；图36是用于表示由根据第二实施例的GS编码器执行的第一加扰的示意图；图37是用于表示CSDS计算的示意图；图38是块A的反转条件(reversing criterion)、块B的反转条件与对加扰位串进行的移动次数之间的关系的表；图39是用于表示由根据第二实施例的GS编码器执行的第二加扰的示意图；图40是表示解扰处理的示意图，该解扰处理用于对由根据第二实施例的GS编码器进行了编码的加扰位串进行解扰；以及图41是用于表示对DC分量的抑制量进行评估的评估方法的示意图。
具体实施例方式
下面将参照附图来详细说明本发明的示例性实施例。
图1是根据本发明第一实施例的记录和再现装置10的结构的功能框图。
尽管将以对硬盘执行信息的记录和再现的装置作为示例进行说明，但是本发明也可以应用于对磁光盘等执行信息的记录和再现的其他装置。
根据第一实施例的记录和再现装置10对硬盘记录和再现信息，并且包括硬盘控制器(HDC)100、读取通道(RDC)101以及前置放大器102。
当记录数据时，HDC 100通过循环冗余校验(CRC)编码器103、引导加扰(GS)编码器104、高码率游程长度受限(HR-RLL)编码器105、纠错码(ECC)编码器106，以及奇偶校验位游程长度受限(P-RLL)编码器107来执行编码。
CRC编码器103是用于通过使用循环码来执行检错的编码器。GS编码器104将输入信息位串转换为多个加扰串，并从这些加扰串中确定并输出其中抑制了DC分量的一个加扰串。
图2是由GS编码器104执行的编码处理的说明图。在图2所示的示例中，输入串20有520位，而输出串21有523位。在该编码处理中，GS编码器104对输入串插入八种类型的3位附加位(“000”、“001”、“010”、“011”、“100”、“110”和“111”)(步骤S101)，以执行加扰处理(步骤S102)。
图3是由GS编码器104执行的加扰处理的说明图。为了生成加扰串，使用1+X4作为加扰多项式。
如图3所示，GS编码器104在输入串20的前面添加了3位附加位22和“0”位23。GS编码器104还在输入串20的后面添加了4位附加位24“0000”。
GS编码器104将该串除以表示1+X4的“10001”，以计算作为商的位串。此后，GS编码器104从该商中的位串的头部中去除第四位，以获得加扰串25。
因此，当在传统的引导加扰方法中，在加扰多项式中使用1+X4时，4位附加位是必要的。然而，根据本发明的方法，可以使用3位附加位22，这样就少了1位。
通过将附加位设置为3位，可以提高码率。此外，还具有可以使加扰的次数减半的优点。根据第一实施例，在加扰之前向输入串添加“0”位，但是也可以在加扰之前添加q位串。在这种情况下，具有可以将加扰的次数减少至1/2^q的优点。
将码率定义为信息位串的位数与编码位串的位数的比率。高码率表示该比率接近1，并且该比率越接近1，编码器的性能越好。
此后，GS编码器104通过添加用于后处理器108的奇偶校验位，来生成与记录在实际记录介质中的位串相同的位串，以评估DC分量抑制量(步骤S103)。
图4是用于添加用于后处理器108的奇偶校验位的奇偶校验位添加处理的说明图，而图5是对于没有添加奇偶校验位的位的处理的说明图。
如图4所示，在奇偶校验位添加处理中，为各个预定位(图4的示例中为5位)添加用于后处理器108的奇偶校验位。这里，奇偶校验位的值在奇偶校验位之间的4位的总和为偶数时变为0，或者在奇偶校验位之间的4位的总和为奇数时变为1。
然而，如果对于各个预定位从加扰串26中的低位开始添加奇偶校验位，则在该加扰串26中的高位中存在没有添加奇偶校验位的位串。
因此，在奇偶校验位添加处理中，执行下述的处理，以将没有添加奇偶校验位的位作为低位22添加在加扰串26的头部，接下来要对该低位22执行奇偶校验位添加处理。
在图5中，示出了没有添加奇偶校验位的位29。位29是加扰串26的没有插入奇偶校验位的剩余部分。将位29添加到加扰串26的头部，以接下来作为低位22进行处理。
返回图2，GS编码器104在用于后处理器的奇偶校验位添加处理之后，对添加有用于后处理器的奇偶校验位的八种类型的加扰串执行SDS(滑动数字总和)计算(步骤S104)。
图6是SDS计算的说明图。如图6所示，在SDS计算中，GS编码器104将添加有奇偶校验位的加扰串30中的“0”位转换为“-1”位。
GS编码器104设定具有5位宽度的SDS窗口31，并将已经执行了位转换处理的加扰串中的第一个5位数据输入到SDS窗口31中。
尽管对SDS窗口31具有5位宽度的情况进行了说明，但是实际中使用具有50位宽度的SDS窗口。SDS窗口的宽度具有最优值，并且通过将其设置为50位，可以有效地改善误码率。
GS编码器104以图33所说明的方式来计算对于被输入到SDS窗口31中的5位的位串的RDS值32a，以计算RDS值32a的峰宽度33a。
此后，GS编码器104在逐位地移动SDS窗口31的同时执行相同的计算，以计算RDS值32b和32c，以及峰宽度33b和33c。
GS编码器104选择通过移动SDS窗口31而计算出的峰宽度33a至33c中的最大峰宽度33b，作为添加有奇偶校验位的加扰串30的峰宽度34。
GS编码器104对具有用于后处理器的奇偶校验位的这八种类型的加扰串的通过这种方式获得的峰宽度进行比较，以选择具有最小峰宽度的带有奇偶校验位的加扰串(步骤S106)。
此后，GS编码器104从所选择的具有奇偶校验位的加扰串中删除奇偶校验位，并输出该输出串21，该输出串21是抑制了DC分量的加扰串。去除奇偶校验位的原因是为了防止双重添加奇偶校验位，因为稍后将通过用于后处理器108的已添加奇偶校验位来添加奇偶校验位。
因此在本方法中，GS编码器104计算包括用于后处理器的奇偶校验位的加扰串的峰宽度。因此，可以对与实际记录在硬盘中的位串相同的位串评估DC分量抑制效果。
在传统的引导加扰方法中，必须计算并评估硬盘驱动器的整个一个扇区(4096位)中的RDS值。然而，在本方法中，仅对输入串20执行RDS值的计算和评估。
在传统的引导加扰方法中，对整个加扰串计算RDS值以计算峰值。然而，在本方法中，对于SDS窗口31的预定位宽度，在使SDS窗口31移动预定位的同时计算RDS值，以计算峰宽度。
图7表示本方法中的无DC码的频率特性。在图7中，对于无码的情况、传统的无DC码的情况，以及本方法中的无DC码的情况，示出了相对于归一化频率的信号频谱。
如图7所示，在传统的无DC码中，抑制了频率的低通分量，而在本方法的无DC码中，抑制了频率的中通分量。由于通过执行BLC(基线校正)有效地抑制了频率的低通分量，所以通过组合本方法的无DC码和基线校正，可以抑制频率的低通和中通分量，由此与传统方法相比，进一步改善了误码率。
返回图1，HR-RLL编码器105是将n位位串转换为满足RLL约束条件的(n+1)位位串的高码率编码器。在这种情况下，HR-RLL编码器105的码率为n/(n+1)。稍后将详细说明HR-RLL编码器105。
ECC编码器106是用于添加用于执行纠错的ECC奇偶校验位的编码器。P-RLL编码器107是对由ECC编码器106添加的ECC奇偶校验位执行RLL编码的编码器。
RDC 101经由后处理器108、记录补偿器109以及驱动器111将所记录的数据发送给前置放大器102的驱动器111。
后处理器108为每30位添加奇偶校验位。具体地，后处理器108为每30位计算异或(EOR)，并且当值为“0”时添加“0”，或者当值为“1”时添加“1”。
记录补偿器109执行补偿处理，以增宽与磁通反转(flux reversal)相邻的位置处的反转间隔。前置放大器102通过驱动器111生成用于记录头的写入电流。
另一方面，当再现数据时，前置放大器102通过放大器112对从再现头输入的模拟电压进行放大，并将放大后的模拟电压发送至RDC 101。RDC 101通过热量波动检测器(TA检测器)113来执行检测处理，并经由可变增益放大器(VGA)114、低通滤波器(LPF)115和AD转换器(ADC)116输出数字信号。
在通过FIR滤波器(FIR)117进行了波形均衡以后，RDC 101通过Viterbi解码器118来执行Viterbi解码，并且还由后处理器108对所添加的奇偶校验位执行奇偶校验，以将信号输出给HDC 100。
RDC 101具有用于对信号抽样的定时进行控制的PLL 120，以及对可变增益放大器(VGA)114的增益进行控制的自动增益控制器(AGC)119。
HDC 100中的P-RLL解码器121对包含在由RDC 101输入的数据中的ECC奇偶校验位进行解码，ECC解码器122根据该ECC奇偶校验位来执行纠错。
HDC 100中的HR-RLL解码器123通过执行与HR-RLL编码器105的编码处理相反的处理，将高码率的RLL编码位串解码为信息位串。稍后将详细说明HR-RLL解码器123。
GS解码器124执行解扰处理，以对由GS编码器104进行了编码的加扰串进行解码。图8是该解扰处理的说明图。
如图8所示，在该解扰处理中，在参照图2所述的3位附加位22后面的输入串中插入“0”位。然后，将加扰多项式1+X4与其中插入了“0”位的输入串相乘。
具体地，可以如图8所示，通过下述的操作来执行该计算准备两个输入串，其中在从位串的头部开始的第四位中插入了“0”位；使这两个输入串之一移动5位并对这两个输入串进行相加。GS解码器124输出所获得的结果，作为该解扰处理的输出示例。
返回图1，HDC 100中的CRC解码器238使用循环码对该解扰处理的输出串执行检错处理，并再现数据。
下面将说明图1所示的HR-RLL编码器105要满足的RLL约束条件。HR-RLL编码器105应该满足的公共RLL约束条件包括G约束条件和X约束条件。
G约束条件是用于限制信息位串中的连续0的最大位数的约束条件，而X约束条件是用于对信息位串中的每预定数量的位限制连续0的最大位数的约束条件。
具体地，在X约束条件中，用于对信息位串中的每两位限制连续0的最大位数的约束条件被称为I约束条件。通过G约束条件对数据中的差错传播进行抑制，从而在对数据进行解码时，同步变得容易。此外，通过I约束条件对数据中的没有被G约束条件抑制的差错传播进行抑制。
下面将对HR-RLL编码器105进行说明，该HR-RLL编码器105生成高码率的RLL码，该RLL码满足信息位串中的以及多个信息位串之间的G约束条件和I约束条件。
更具体地，根据第一实施例，HR-RLL编码器105应该满足的约束条件表示为(0，G/I，r/R，l/L)＝(0，12/12，6/6，·6/6)其中，G是12约束条件，连续0的最大位数是12位，I是12约束条件，在查看偶数和奇数位时连续0的最大位数是12位。
G约束条件和I约束条件不仅应该在相关信息位串中得到满足，而且应该在相关信息位串与其右信息位串或左信息位串之间也应该得到满足。因此，对相关信息位串的右信息位串或左信息位串施加以下约束条件r＝6右端约束条件，右端的连续0的最大位数是6位；l＝6左端约束条件，左端的连续0的最大位数是6位；R＝6右端约束条件，当查看偶数和奇数位时右端的连续0的最大位数是6位；以及L＝6左端约束条件，当查看偶数和奇数位时左端的连续0的最大位数是6位。
即，相关信息位串中的右端约束条件r、R或者左端约束条件l、L与相关信息位串的右侧信息位串中的左端约束条件l、L或者相关信息位串的左侧信息位串中的右端约束条件r、R之间存在以下关系。
相关信息位串中的右端约束条件r+右侧信息位串中的左端约束条件l≤G约束条件。
相关信息位串中的左端约束条件l+左侧信息位串中的右端约束条件r≤G约束条件。
相关信息位串中的右端约束条件R+右侧信息位串中的左端约束条件L≤I约束条件。
相关信息位串中的左端约束条件L+左侧信息位串中的右端约束条件R≤I约束条件。
下文中，虽然表面上不出现r约束条件、l约束条件、R约束条件以及L约束条件，但是这些约束条件被用作右端处理和左端处理的约束条件。
下面将参照图9A至9D来说明RLL约束条件的具体示例。图9A是r＝6约束条件的具体示例，图9B是l＝6约束条件的具体示例，图9C是R＝6约束条件的具体示例，而图9D是L＝6约束条件的具体示例。
如图9A所示，编码位串40a是不违反r＝6约束条件(不存在违反G约束条件的可能性)的位串，而编码位串40b是违反了r＝6约束条件(存在违反G约束条件的可能性)的位串。
如图9B所示，编码位串41a是不违反l＝6约束条件(不存在违反G约束条件的可能性)的位串，而编码位串41b是违反了l＝6约束条件(存在违反G约束条件的可能性)的位串。
如图9C所示，编码位串42a和42b是不违反R＝6约束条件(不存在违反I约束条件的可能性)的位串，而编码位串42c和42d是违反了R＝6约束条件(存在违反I约束条件的可能性)的位串。
如图9D所示，编码位串43a和43b是不违反L＝6约束条件(不存在违反I约束条件的可能性)的位串，而编码位串43c和43d是违反了L＝6约束条件(存在违反I约束条件的可能性)的位串。
下面将参照图10来说明图1中所示的HR-RLL编码器105的结构。图10是图1所示的HR-RLL编码器105的结构的功能框图。
如图10所示，HR-RLL编码器105是具有高码率的编码器，其将n＝523位的信息位串转换为(n+1)＝524位的编码位串。
HR-RLL编码器105包括去预编码器105a、去交错编码器105b、第一替换编码器105c、第一右端处理编码器105d、左端处理编码器105e、中间处理编码器105f、交错编码器105g、第二替换编码器105h、第二右端处理编码器105i以及预编码器105j。
去预编码器105a是执行1+D2处理以将n＝523位的NRZ(非归零)串转换为编码位串的编码器。图11是该1+D2处理的说明图。
在该1+D2处理中，通过使用下式将NRZ串51{y(i)}转换为编码位串52{x(i)}。
x(i)＝y(i)+y(i-2)其中，y(-2)＝y(-1)＝0具体地，如图11所示，通过使用以前的位50(y(-2)＝y(-1)＝0)和NRZ串51{y(i)}执行EOR运算来计算编码位串52{x(i)}。
去交错编码器105b是执行去交错处理的编码器。图12是去交错处理的说明图。
如图12所示，去交错编码器105b从编码位串60中的首位开始逐位交替地提取位，以生成两个位串(a1至at(at+1)和b1至bt)，并组合这两个位串以生成新的编码位串61。
第一替换编码器105c下述的编码器，该编码器从编码位串中的违反G约束条件的位串中提取12位的位串，并执行替换处理，以通过12位的地址串来替换所提取的位串。
下面将参照图13来说明图10中所示的第一替换编码器105c对编码位串进行转换的示例。图13示出了第一替换编码器105c对编码位串进行转换的示例。
如图13所示，编码位串70包括了违反G＝12约束条件(即，0位串超过12位)的位串。
第一替换编码器105c在编码位串70的前面设置“1”，并通过“10”模式计数器从头开始对“10”模式的数量进行计数。
第一替换编码器105c随后根据“10”模式的数量和地址码转换表获得10位地址码，并将其指定为违反G＝12约束条件的位串的地址。
如图13所示，第一替换编码器105c从违反G＝12约束条件的位串中提取12位的位串，并通过12位的地址串来替换所提取的12位的位串。
通过执行这种替换，第一替换编码器105c可以将编码位串70转换为满足G＝12约束条件的编码位串71。
编码位串71具有主元(pivot)71a、地址部分71b以及数据部分71c。主元71a是用于识别该编码位串71是否满足RLL约束条件的1位数据，并且定义如下P＝0，输入编码位串70满足所有的G、I、r、R、l和L约束条件；以及P＝1，输入编码位串70不满足G、I、r、R、l和L约束条件中的任何一个。
地址部分71b具有已经替换了违反G约束条件或I约束条件的位串的多个地址串。例如，地址串71d具有地址71e、标记(M)71f和分隔符(D)71g。
地址71e是根据“10”模式的数量和稍后说明的地址码转换表获得的10位地址码。
标记(M)71f是1位数据，并且定义如下M＝1，表示通过地址串来替换违反G约束条件的位串的替换处理在交错处理之前；以及M＝0，表示通过地址串来替换违反G约束条件的位串的替换处理在交错处理之后。
分隔符71g是1位数据，并且定义如下D＝1，表示分隔符71g之后是数据部分71c；以及D＝0，表示分隔符71g之后是另一地址串。
下面将说明地址码转换表，该地址码转换表用于在交错处理之前或之后，根据图13所示的编码位串70中的“10”模式的数量获得地址码。
在该地址码转换表中，使图13所示的编码位串70中的“10”模式的数量与交错处理之前的10位地址码一一对应，并且从地址码中去除可能违反G＝12约束条件和I＝12约束条件的以下位串(a)000000****；以及(b)*0*0*0*0*0其中，“*”表示“0”或“1”位。
因此，第一替换编码器105c通过使用其中去除了可能违反G约束条件和I约束条件的位串的地址码转换表来生成地址串。因此，该地址串可以用于具有高码率的RLL码，该RLL码满足G约束条件和I约束条件。
第一右端处理编码器105d是执行右端处理的编码器，在该右端处理中，提取包括位于编码位串中的右端的“0”位在内的右端12位的位串，并通过其中留下了所提取的位串中的特定位串的12位地址串来替换所提取的位串。
下面将参照图14来说明其中图10所示的第一右端处理编码器105d将编码位串转换为满足I＝12约束条件的编码位串的示例。图14示出了其中第一右端处理编码器105d将编码位串转换为满足I＝12约束条件的编码位串的示例。
如图14所示，编码位串80包括在交错处理之后可能违反编码位串80与右编码位串之间的I＝12约束条件的位串，即，在编码位串80的右端，连续“0”超过6位的位串。
第一右端处理编码器105d执行右端处理，以提取编码位串80右端的13位的位串，通过使用所提取的13位中的前6位的地址串81d来替换该位串，并向编码位串80的最后一位添加“1”位。
通过以这种方式执行右端处理，第一右端处理编码器105d可以将数据部分80c转换为满足编码位串80与右编码位串之间的I＝12约束条件的数据部分81c。
返回图3，左端处理编码器105e是执行左端处理的编码器，在该左端处理中，提取包括位于信息位串中的左端的“0”位在内的左端12位的位串，并通过其中留下了所提取的位串中的特定位串的12位地址串来替换所提取的位串。
下面将参照图15来说明其中图10所示的左端处理编码器105e将编码位串转换为满足I＝12约束条件的编码位串的示例。图15示出了其中左端处理编码器105e将编码位串转换为满足I＝12约束条件的编码位串的示例。
如图15所示，编码位串90包括在交错处理之后可能违反编码位串90与左编码位串之间的I＝12约束条件的位串，即，在编码位串90的左端，连续“0”超过6位的位串。
左端处理编码器105e执行左端处理，以提取位于编码位串90左端的12位位串，通过其中留有所提取的12位中的后5位的地址串91d来替换该位串。
通过以这种方式执行左端处理，左端处理编码器105e可以将编码位串90转换为满足编码位串90与左编码位串之间的I＝12约束条件的编码位串91。
中间处理编码器105f是下述的编码器，该编码器提取包括位于数据串中心的左侧的“0”位串在内的12位的位串，并通过其中留下了所提取的位串中的特定位串的12位地址串来替换所提取的位串。
下面将参照图16来说明其中图10所示的中间处理编码器105f将编码位串转换为满足I＝12约束条件的编码位串的示例。图16示出了其中中间处理编码器105f将编码位串转换为满足I＝12约束条件的编码位串的示例。
如图16所示，编码位串200在数据部分200b中包括在交错处理之后可能违反I＝12约束条件的位串，即，位于编码位串200中心的左侧的连续“0”超过6位的位串。
中间处理编码器105f提取数据部分200b中间的13位的位串，通过其中留有所提取的13位中的后5位的地址串201d来替换该位串，并且使用“1”位来替换数据部分1和数据部分2之间的该13位的位串。
通过以这种方式执行中间处理，中间处理编码器105f可以将数据部分200b转换为在交错处理之后满足编码位串200与右编码位串之间的I＝12约束条件的数据部分201c。
交错编码器105g是执行交错处理的编码器，在该交错处理中，将数据部分分为多个位串，以顺序地从这些位串中逐位提取位，将所提取的位逐个地顺序排列，并通过新生成的位串来替换该数据部分。
下面将参照图17来说明其中交错编码器105g将满足G＝12约束条件的编码位串转换为满足I＝12约束条件的编码位串的示例。图17示出了其中交错编码器105g将满足G＝12约束条件的编码位串转换为满足I＝12约束条件的编码位串的示例。
如图17所示，交错编码器105g将编码位串210的数据部分210c从中间分为两个位串。
例如，当数据部分210c具有m＝2t的偶数位时，将数据部分210c分为两个t位的位串。当数据部分210c具有m＝(2t+1)的奇数位时，例如将数据部分210c分为(t+1)位的前一半和t位的后一半。
然后执行交错处理，以使用通过从前一半位串的头部和后一半位串的头部开始逐个交替地排列这些位而新生成的m＝2t位或m＝(2t+1)位的位串来替换数据部分210c。
通过以这种方式执行交错处理，可以将满足G＝12约束条件的数据部分210c转换为满足I约束条件的数据部分211c。
第二替换编码器105h是下述的编码器，该编码器从数据部分中的违反G约束条件的位串中提取12位的位串，并通过来自该位串的地址串来替换所提取的位串。
第二替换编码器105h根据参照图13所述的方法，从编码位串中的违反G＝12约束条件的位串中提取12位的位串，并通过12位地址串来替换所提取的12位的位串。
通过执行该替换处理，第二替换编码器105h可以将编码位串中的数据部分转换为满足G＝12约束条件的数据部分。
这里，与在第一替换编码器105c中一样，第二替换编码器105h根据“10”模式的数量和地址码转换表获得10位地址码，并将该10位地址码指定为违反G＝12约束条件的位串的地址。
此处使用的地址码转换表用于将编码位串中的“10”模式的数量与该10位地址码以一一对应的关系相关联，并且从该地址码中去除可能违反G＝12约束条件和I＝12约束条件的以下位串(a)000000****；(b)0*0*0*0*0*；(c)*0*0*0*0*0；以及(d)****000000其中，“*”表示“0”或“1”位。
由于第二替换编码器105h通过使用其中去除了可能违反G约束条件和I约束条件的位串的地址码转换表来生成地址串，所以可以将该地址串用于具有高码率的RLL码，该RLL码满足G约束条件和I约束条件。
第二右端处理编码器105i是下述的编码器，该编码器提取包括位于数据部分右端的“0”位串在内的违反r约束条件的12位的位串，并通过其中留有所提取的位串中的特定位串的12位地址串来替换所提取的位串。
下面将参照图18至20来说明下述的示例，在该示例中，图10所示的第二右端处理编码器105i将编码位串转换为满足r＝6约束条件，或者满足该编码位串与右编码位串之间的G＝12约束条件的编码位串。
图18示出了下述的示例，在该示例中，当数据部分大于13位时，第二右端处理编码器105i将编码位串转换为满足该编码位串与右编码位串之间的G＝12约束条件的编码位串。
图19示出了下述的示例，在该示例中，当数据部分为13位时，第二右端处理编码器105i将编码位串转换为满足该编码位串与右编码位串之间的G＝12约束条件的编码位串。
图20示出了下述的示例，在该示例中，当数据部分为12位时，第二右端处理编码器105i将编码位串转换为满足该编码位串与右编码位串之间的G＝12约束条件的编码位串。
如图18所示，当编码位串220中的数据部分220c大于13位时，第二右端处理编码器105i提取位于该编码位串220右端的14位的位串，执行右端处理，以通过其中留有所提取的14位的前一半7位的地址串221d来替换所提取的位串，并向编码位串220的最后一位添加“11”位。
另一方面，如图19所示，当编码位串230中的数据部分230c为13位时，第二右端处理编码器105i提取位于编码位串230右端的13位的位串，执行右端处理，以通过其中留有所提取的13位的前6位的地址串231c来替换所提取的位串，并向编码位串230的最后一位添加“1”位。
如图20所示，当编码位串240中的数据部分240c为12位时，第二右端处理编码器105i提取位于编码位串240右端的12位的位串，执行右端处理，以通过其中留有所提取的12位的前5位的地址串241c来替换所提取的位串。
通过执行右端处理，第二右端处理编码器105i可以将编码位串转换为满足该编码位串与右编码位串之间的G＝12约束条件的编码位串。
下面将参照图21来说明由图10所示的第二右端处理编码器105i执行的右端处理的另一示例。图21表示由第二右端处理编码器105i执行的右端处理的另一示例。
如图21所示，当数据部分小于12位，并且违反r＝6约束条件时，第二右端处理编码器105i通过改变该编码位串中的右端地址串中的分隔符的值，来执行右端处理，以通过“1”位来替换0游程(run)(其中0是连续的)中的“0”位。
例如，当编码位串250的位长度是n＝523位，并且地址串的位长度是12位时，编码位串250中的数据部分的位长度可以是7位。因此，如果第二右端处理编码器105i提取了12位的位串，如图18至20所示，则第二右端处理编码器105i必须提取地址部分的一部分。
为了避免这种情况，当数据部分小于12位并且违反r＝6约束条件时，第二右端处理编码器105i将数据部分中的左侧地址串中的分隔符的值从“1”改变为“0”，并执行右端处理，以通过由7个“1”位构成的数据部分来替换由7个“0”位构成的数据部分。
预编码器105j是执行1/(1+D2)处理以将编码位串转换为NRZ串的编码器。图22是1/(1+D2)处理的说明图。
在该1/(1+D2)处理中，使用以下的递归方程将编码位串261{x(i)}转换为NRZ串262{y(i)}y(i)＝x(i)+y(i-2)其中，y(-2)＝y(-1)＝0。
具体地，如图22所示，通过使用以前的位260(y(-2)＝y(-1)＝0)和编码位串261{x(i)}来执行EOR运算，以计算出NRZ串262{y(i)}。
已经对HR-RLL编码器105的结构进行了说明。在HR-RLL编码器105中，在不执行RLL编码的情况下，直接输出不违反G约束条件或I约束条件的位串。
当GS编码器104将随机位串转换为加扰串时，几乎不会违反G约束条件或I约束条件。
因此，通过以上述方式构造HR-RLL编码器105，可以在抑制了DC分量的状态下将具有经抑制的DC分量的位串记录在硬盘驱动器中。
在传统的引导加扰方法中，必须为由GS编码器104计算出的各个加扰串提供HR-RLL编码器105。然而，根据第一实施例，仅需要一个HR-RLL编码器105，由此减小了电路尺寸。
下面将参照图23来说明图1所示的HR-RLL解码器123的结构。图23是HR-RLL解码器123的结构的功能框图。
HR-RLL解码器123具有高码率，其将满足RLL约束条件的n＝524位的编码位串转换为n＝523位的信息位串。
HR-RLL解码器123具有预编码器123a、第二右端处理解码器123b、第二替换解码器123c、去交错解码器123d、中间处理解码器123e、左端处理解码器123f、第一右端处理解码器123g、第一替换解码器123h、交错解码器123i以及去预编码器123j。
预编码器123a是将n＝524位的NRZ串转换为编码位串的解码器。预编码器123a根据参照图11所述的方法将NRZ串转换为编码位串。
第二右端处理解码器123b、第二替换解码器123c、去交错解码器123d、中间处理解码器123e、左端处理解码器123f、第一右端处理解码器123g、第一替换解码器123h以及交错解码器123i分别是用于将n＝524位的编码位串转换为n＝523位的信息位串的解码器。
可以通过与编码器的编码处理相反的处理来执行这些解码器的解码处理，因此省略对其的说明。
去预编码器123j是用于将n＝523位的NRZ串转换为编码位串的解码器。去预编码器123j根据参照图22所述的方法将NRZ串转换为编码位串。
下面将参照图24至29来说明由图1所示的HR-RLL编码器105执行的编码处理的处理过程。图24是由HR-RLL编码器105中的去预编码器105a和去交错编码器105b执行的编码处理的处理过程的流程图。
如图24所示，去预编码器105a执行1+D2处理(步骤S201)以将NRZ串转换为编码位串，如图11所示。
然后，去交错编码器105b执行如图12所示的去交错处理(步骤S202)。
图25是由HR-RLL编码器105中的第一替换编码器105c执行的编码处理的处理过程的流程图。
如图25所示，第一替换编码器105c对编码位串头部的主元P进行设置，以将该主元重设为P＝0(步骤S301)，并通过“10”模式计数器在数据部分中搜索“10”的位置(步骤S302)。
然后，第一替换编码器105c检查是否存在“10”的位置(步骤S303)。相应地，如果存在“10”的位置(步骤S303为“是”)，则第一替换编码器105c将“10”模式计数器移动到“10”的位置，并将计数器值增加1(步骤S304)。
然后，第一替换编码器105c检查“10”模式计数器的当前位置是否违反了G约束条件(步骤S305)。相应地，如果“10”模式计数器的当前位置没有违反G约束条件(步骤S305为“否”)，则第一替换编码器105c使用“10”模式计数器在该数据部分中搜索下一个“10”的位置(步骤S306)。
另一方面，如果“10”模式计数器的当前位置违反了G约束条件(步骤S305为“是”)，则第一替换编码器105c去除该12位的0游程，并通过地址串来替换它(步骤S307)，以将其移到该数据部分的前面(步骤S308)。
第一替换编码器105c从地址码转换表中获得地址码(步骤S309)，并将该标记设置为M＝1，将该分隔符设置为D＝1(步骤S310)。此外，如果当前地址串前面存在另一地址，则第一替换编码器105c将该地址串的分隔符D改变为0(步骤S311)。
然后，第一替换编码器105c检查当前位置是否仍然违反G约束条件(步骤S312)。相应地，如果当前位置仍然违反G约束条件(步骤S312为“是”)，则第一替换编码器105c返回到步骤S307，以重复从步骤S307到步骤S311的过程。
另一方面，如果当前位置不违反G约束条件(步骤S312为“否”)，则第一替换编码器105c返回步骤S306。
另一方面，如果不存在“10”的位置(步骤S303为“否”)，则第一替换编码器105c进一步检查编码位串中是否存在地址串(步骤S313)。
相应地，如果该编码位串中存在地址串(步骤S313为“是”)，则第一替换编码器105c将主元重置为P＝1(步骤S314)。另一方面，如果该编码位串中不存在地址串(步骤S313为“否”)，则第一替换编码器105c结束该处理。
图26是由HR-RLL编码器105中的第一右端处理编码器105d和左端处理编码器105e执行的编码处理的处理过程的流程图。
如图26所示，第一右端处理编码器105d检查在编码位串中的数据部分的右端是否存在7位或更多位的0游程(步骤S401)。相应地，如果该编码位串中的数据部分的右端不存在7位或更多位的0游程(步骤S401为“否”)，则第一右端处理编码器105d进行到步骤S405。
另一方面，如果该编码位串中的数据部分的右端存在7位或更多位的0游程(步骤S401为“是”)，则第一右端处理编码器105d进一步检查该编码位串中的数据部分的长度是否等于或大于13位(步骤S402)。
相应地，如果该编码位串中的数据部分的长度小于13位(步骤S402为“否”)，则第一右端处理编码器105d进行到步骤S405。
另一方面，如果该编码位串中的数据部分的长度等于或大于13位(步骤S402为“是”)，则第一右端处理编码器105d如参照图14所述去除位于右端的12位，并将其转换为地址串(步骤S403)。第一右端处理编码器105d将该主元重置为P＝1(步骤S404)。
左端处理编码器105e检查该编码位串中的主元是否为P＝0(步骤S405)。相应地，如果该编码位串中的主元不是P＝0(步骤S405为“否”)，则左端处理编码器105e结束该处理，而不执行左端处理。
另一方面，如果该编码位串中的主元是P＝0(步骤S405为“是”)，则左端处理编码器105e进一步检查在该编码位串中的数据部分的左端是否存在7位或更多位的0游程(步骤S406)。
相应地，如果在该编码位串中的数据部分的左端不存在7位或更多位的0游程(步骤S406为“否”)，则左端处理编码器105e结束该处理。
另一方面，如果该编码位串中的数据部分的左端存在7位或更多位的0游程(步骤S406为“是”)，则左端处理编码器105e去除该编码位串的左端的12位，并如参照图15所述将其转换为地址串(步骤S407)。
左端处理编码器105e将该编码位串中的主元重置为P＝1(步骤S408)，并结束该处理。
图27是由HR-RLL编码器105中的中间处理编码器105f和交错编码器105g执行的编码处理的处理过程的流程图。
如图27所示，中间处理编码器105f检查在该编码位串中的数据部分的中间是否存在7位或更多位的0游程(步骤S501)。相应地，如果该编码位串中的数据部分的中间不存在7位或更多位的0游程(步骤S501为“否”)，则中间处理编码器105f进行到步骤S505。
另一方面，如果该编码位串中的数据部分的中间存在7位或更多位的0游程(步骤S501为“是”)，则中间处理编码器105f进一步检查该编码位串中的数据部分的长度是否等于或大于13位(步骤S502)。
相应地，如果该编码位串中的数据部分的长度小于13位(步骤S502为“否”)，则中间处理编码器105f进行到步骤S505。
另一方面，如果该编码位串中的数据部分的长度等于或大于13位(步骤S502为“是”)，则中间处理编码器105f去除该数据部分中间的12位，并将其转换为地址串(步骤S503)。然后，中间处理编码器105f将该主元重置为P＝1(步骤S504)。
如参照图17所述，交错编码器105g将该编码位串中的数据部分分为两个部分，并执行交错处理(步骤S505)。
图28是由HR-RLL编码器105中的第二替换编码器105h执行的编码处理的处理过程的流程图。
如图28所示，第二替换编码器105h通过“10”模式计数器在数据部分中搜索“10”的位置(步骤S601)。然后，第二替换编码器105h检查是否存在“10”的位置(步骤S602)。
如果存在“10”的位置(步骤S602为“是”)，则第二替换编码器105h将“10”模式计数器移动到“10”的位置，并将计数器值增加1(步骤S604)。
然后，第二替换编码器105h检查“10”模式计数器的当前位置是否违反了G约束条件(步骤S604)。相应地，如果“10”模式计数器的当前位置没有违反G约束条件(步骤S604为“否”)，则第二替换编码器105h通过“10”模式计数器在该数据部分中搜索下一个“10”的位置(步骤S605)。
另一方面，如果“10”模式计数器的当前位置违反了G约束条件(步骤S604为“是”)，则第二替换编码器105h去除该12位的0游程，并通过地址串来替换它(步骤S606)，以将其移到该数据部分的前面(步骤S607)。
第二替换编码器105h从地址码转换表中获得地址码(步骤S608)，并将该标记设置为M＝0，将该分隔符设置为D＝1(步骤S609)。此外，如果当前地址串前面存在另一地址，则第二替换编码器105h将该地址串的分隔符D改变为0(步骤S610)。
然后，第二替换编码器105h检查当前位置是否仍然违反G约束条件(步骤S611)。相应地，如果当前位置仍然违反G约束条件(步骤S611为“是”)，则第二替换编码器105h返回到步骤S606，以重复从步骤S606到步骤S610的过程。
另一方面，如果当前位置不违反G约束条件(步骤S611为“否”)，则第二替换编码器105h返回到步骤S605。
另一方面，如果不存在“10”的位置(步骤S602为“否”)，则第二替换编码器105h进一步检查该编码位串中是否存在地址串(步骤S612)。
相应地，如果该编码位串中存在地址串(步骤S612为“是”)，则第二替换编码器105h将主元重置为P＝1(步骤S613)。另一方面，如果该编码位串中不存在地址串(步骤S612为“否”)，则第二替换编码器105h结束该处理。
图29是由HR-RLL编码器105中的第二右端处理编码器105i和预编码器105j执行的编码处理的处理过程的流程图。
如图29所示，第二右端处理编码器105i检查该编码位串中的数据部分的长度是否等于或大于12位(步骤S701)。
相应地，如果该编码位串中的数据部分的长度等于或大于12位(步骤S701为“是”)，则第二右端处理编码器105i检查该编码位串中的数据部分的右端是否存在7位或更多位的0游程(步骤S702)。
相应地，如果该编码位串中的数据部分的右端存在7位或更多位的0游程(步骤S702为“是”)，则第二右端处理编码器105i去除该编码位串右端的12位，将其转换为地址串(步骤S703)，然后将主元重置为P＝1(步骤S704)，以进行到步骤S709。
另一方面，如果该编码位串中的数据部分的右端不存在7位或更多位的0游程(步骤S702为“否”)，则第二右端处理编码器105i进行到步骤S709。
另一方面，如果该编码位串中的数据部分的长度小于12位(步骤S701为“否”)，则第二右端处理编码器105i进一步检查该编码位串中的数据部分的右端是否存在7位或更多位的0游程(步骤S705)。
相应地，如果该编码位串中的数据部分的右端不存在7位或更多位的0游程(步骤S705为“否”)，则第二右端处理编码器105i进行到步骤S709。
另一方面，如果该编码位串中的数据部分的右端存在7位或更多位的0游程(步骤S705为“是”)，则第二右端处理编码器105i执行右端处理，以通过“1”位来替换该0游程的“0”位，如参照图21所述(步骤S706)。
此外，第二右端处理编码器105i将该数据部分的左侧的分隔符的值改变为“0”(步骤S707)，并将主元重置为P＝1(步骤S708)。
此后，预编码器105j如参照图22所述执行1/(1+D2)处理(步骤S709)，以结束该处理。
下面将参照图30至32来说明由图1所示的HR-RLL解码器123执行的解码处理的处理过程。
图30是由HR-RLL解码器123中的预编码器123a、第二右端处理解码器123b、第二替换解码器123c和去交错解码器123d执行的解码处理的处理过程的流程图。
如图30所示，预编码器123a首先如参照图11所述执行1+D2处理(步骤S801)。
第二右端处理解码器123b检查该编码位串中的主元是否为P＝1(步骤S802)。相应地，如果该编码位串中的主元为P＝0(步骤S802为“否”)，则第二右端处理解码器123b进行到步骤S809。
另一方面，如果该编码位串中的主元为P＝1(步骤S802为“是”)，则第二右端处理解码器123b检查该编码位串中的地址串中的所有分隔符D是否都为“0”(步骤S803)。
相应地，如果该编码位串中的地址串中的分隔符D都为“0”(步骤S803为“是”)，则第二右端处理解码器123b如参照图21所述执行与由第二右端处理编码器105i执行的右端处理中的转换相反的处理，以使数据部分恢复到原始状态(步骤S804)。
另一方面，如果该编码位串中的地址串中的分隔符D都不为“0”(步骤S803为“否”)，则第二右端处理解码器123b检查该编码位串中的地址串中是否存在“111*******0D”(步骤S805)。这里，“*”为“0”或“1”。
相应地，如果该编码位串中的地址串中存在“111*******0D”(步骤S805为“是”)，则第二右端处理解码器123b将该编码位串的右端恢复为“*******0000000”(步骤S806)。
另一方面，如果该编码位串中的地址串中不存在“111*******0D”(步骤S805为“否”)，则第二替换解码器123c检查在该编码位串中的地址串中是否仍留有M＝0的地址(步骤S807)。
相应地，如果该编码位串中的地址串中仍留有M＝0的地址(步骤S807为“是”)，则第二替换解码器123c向与各个M＝0的地址串的地址码相对应的位置插入12位的0游程(步骤S808)。
另一方面，如果该编码位串中的地址串中未留有M＝0的地址(步骤S807为“否”)，则去交错解码器123d如参照图17所述对该编码位串的数据部分执行交错处理(步骤S809)。
图31是由HR-RLL解码器123中的中间处理解码器123e、左端处理解码器123f、第一右端处理解码器123g以及第一替换解码器123h执行的解码处理的处理过程的流程图。
如图31所示，中间处理解码器123e首先检查该编码位串中的主元是否为P＝1(步骤S901)。相应地，如果该编码位串中的主元为P＝0(步骤S901为“否”)，则中间处理解码器123e结束该处理。
另一方面，如果该编码位串中的主元为P＝1(步骤S901为“是”)，则中间处理解码器123e检查该编码位串中的地址串中是否存在“1110******1D”(步骤S902)。这里，“*”为“0”或“1”。
相应地，如果该编码位串中的地址串中存在“1110******1D”(步骤S902为“是”)，则中间处理解码器123e将该编码位串中的数据部分的中间部分的状态恢复为“0000000******”(步骤S903)。
另一方面，如果该编码位串中的地址串中不存在“1110******1D”(步骤S902为“否”)，则左端处理解码器123f进一步检查在该编码位串中的地址串中是否存在“11001*****1D”(步骤S904)。
相应地，如果该编码位串中的地址串中存在“11001*****1D”(步骤S904为“是”)，则左端处理解码器123f将该编码位串中的数据部分的左端的状态恢复为“0000000*****”(步骤S905)。
另一方面，如果该编码位串中的地址串中不存在“11001*****1D”(步骤S904为“否”)，则第一右端处理解码器123g进一步检查该编码位串中的地址串中是否存在“1111******1D”(步骤S906)。
相应地，如果该编码位串中的地址串中存在“1111******1D”(步骤S906为“是”)，则第一右端处理解码器123g将该编码位串中的数据部分的右端的状态恢复为“******0000000”(步骤S907)。
另一方面，如果该编码位串中的地址串中不存在“1111******1D”(步骤S906为“否”)，则第一替换解码器123h进一步检查该编码位串中的地址串中是否仍留有M＝1的地址(步骤S908)。
相应地，如果该编码位串中的地址串中仍留有M＝1的地址(步骤S908为“是”)，则第一替换解码器123h向与各个M＝1的地址串的地址码相对应的位置插入12位的0游程(步骤S909)。
另一方面，如果该编码位串中的地址串中未留有M＝1的地址(步骤S908为“否”)，则第一替换解码器123h结束该处理。
图32是由HR-RLL解码器123中的交错解码器123i和去预编码器123j执行的解码处理的处理过程的流程图。
如图32所示，交错解码器123i如参照图12所述对该编码位串中的数据部分进行去交错处理(步骤S1001)。
去预编码器123j执行1/(1+D2)处理，以将编码位串转换为NRZ串(步骤S1002)，以结束该处理。
根据第一实施例，GS编码器104通过对输入位串进行加扰来生成多个编码位串，在逐位地移动这些位的同时，在所生成的位串中选择具有预定宽度的位串，以对所选择的各个位串中的DC分量进行评估，并根据评估结果从该编码位串中提取抑制了DC分量的位串。
因此，即使在码率很高时，也可以通过与基线校正进行组合，来有效地抑制DC分量从而改善误码率。此外，在从加扰位串中提取了DC分量得到了抑制的位串之后，通过HR-RLL编码器105对该抑制了DC分量的位串进行编码。因此，无需像传统的引导加扰方法中那样为所有的加扰位串执行编码，由此使得能够减小电路尺寸。
此外，根据第一实施例，GS编码器104向输入位串中添加彼此不同的3位位串和“0”位并执行加扰，以生成多个编码位串。当提取了抑制了DC分量的位串时，GS编码器104从所提取的位串中去除该“0”位并输出该位串。因此，可以使加扰位串的数量减半，由此提高了码率。
此外，根据第一实施例，GS编码器104向通过加扰进行了编码的位串添加用于后处理器108的奇偶校验位，并对添加有奇偶校验位的各个位串中的DC分量进行评估。因此，可以在与该位串存储在存储器单元中时相同的状态下，对该位串中的DC分量进行评估。
此外，根据第一实施例，GS编码器104对添加有用于后处理器108的奇偶校验位的各个位串中的DC分量进行评估，并在提取了DC分量得到抑制的位串之后，从所提取的位串中去除该奇偶校验位，以输出该位串。因此，通过在没有奇偶校验位的状态下输出该位串，GS编码器104可以对该位串进行编码，而不会影响添加有奇偶校验位的后处理器108。
此外，根据第一实施例，GS编码器104通过在逐位地移动这些位的同时，计算所选择的具有预定宽度的各个位串的RDS值，来对各个位串中的DC分量进行评估。因此，通过使用该RDS值，GS编码器104可以执行有效的DC分量评估。
此外，根据第一实施例，HR-RLL编码器105在从多个加扰位串中仅提取了DC分量得到了抑制的位串后，对该DC分量得到了抑制的位串执行RLL编码。因此，无需像传统的引导加扰方法那样对所有加扰位串执行RLL编码。因此，可以减小电路尺寸。
此外，根据第一实施例，当该位串满足G约束条件和I约束条件时，HR-RLL编码器105输出该位串，而不执行RLL编码。因此，当满足约束条件时，HR-RLL编码器105能够以DC分量抑制状态输出该位串。
此外，根据第一实施例，HR-RLL编码器105对该位串执行RLL编码，从而消除对G约束条件的违反。因此，HR-RLL编码器105可以抑制位串中的差错传播，由此使得在对位串进行解码时的同步便利。
此外，根据第一实施例，HR-RLL编码器105对位串执行RLL编码，从而进一步消除对I约束条件的违反。因此，可以进一步抑制位串中的差错传播。
此外，根据第一实施例，HR-RLL编码器105在位串违反G约束条件或I约束条件时向该位串添加“1”位，而在位串不违反约束条件时向该位串添加“0”位。因此，HR-RLL编码器105可以容易地确定位串是否违反了G约束条件或I约束条件，并且当位串不违反G约束条件或I约束条件时，HR-RLL编码器105能够以DC分量抑制状态输出该位串。
此外，根据第一实施例，在输出抑制了DC分量的位串后，HR-RLL编码器105对该位串执行NRZ编码和NRZ解码。因此，通过对抑制了DC分量的位串执行以上处理，当位串不违反G约束条件或I约束条件时，HR-RLL编码器105能够以DC分量抑制状态输出该位串。
此外，根据第一实施例，由于对被GS编码器104或HR-RLL编码器105进行了编码的位串进行解码，所以可以解码出抑制了DC分量的编码位串。
图33是表示根据本发明第二实施例的记录和再现装置15的编码器的概要的示意图。在根据第一实施例的SDS计算中，通过对输入串执行加扰来生成多个加扰位串，例如，逐位地移动各个所生成的位串的SDS窗口，并且针对各次位移动的各次RDS计算，更新RDS的峰值。
另一方面，在根据第二实施例的CSDS(简化SDS)计算中，例如，五位接着五位地移动CSDS窗口(为了进行说明，使用了术语CSDS窗口，但是CSDS窗口实质上与SDS窗口相同)，并对每五位更新RDS的峰值，由此简化了RDS计算。
在根据第一实施例的DC分量的评估中，逐位地移动SDS窗口并针对各次位移动对位串的DC分量进行评估。在根据第二实施例的DC分量的评估中，五位接着五位地移动CSDS窗口，并针对各次5位移动对位串的DC分量进行评估，由此简化了对于DC分量评估的处理。因此，与根据第一实施例的编码器(图1所示的GS编码器104)相比，根据第二实施例的编码器可以在保持与第一实施例的编码器相当的性能级别的同时，大大地减少计算量。
尽管在图33中，在RDS计算和DC分量评估之前相对于位串五位接着五位地移动CSDS窗口，但是也可以在RDS计算和DC分量评估之前，以每任意数量的位移动CSDS窗口。
图34是根据第二实施例的记录和再现装置15的框图。根据第二实施例的记录和再现装置15包括HDC 200。其他结构和组件与图1的框图所示的记录和再现装置10相同，因此对这些结构和组件赋予相同的标号并省略对其的说明。除了GS编码器210以外，HDC 200包括与图1的框图所示的HDC 100相同的组件，因此为这些组件赋予相同的标号并省略对其的说明。
图35是表示由根据第二实施例的GS编码器210执行的处理的示意图。在该编码处理中，GS编码器210首先向输入串中插入附加位“00”(步骤S201)，然后执行第一加扰(步骤S202)图36是表示由根据第二实施例的GS编码器210执行的第一加扰的示意图。为了生成加扰位串，使用1+X3作为加扰多项式。
GS编码器210在输入串20a的前面添加2位附加位22a和“0”位23a。GS编码器210还在输入串20a的后面添加3位附加位24a“000”。
然后，GS编码器210将该位串除以表示1+X3的“1001”，来计算作为商的位串。此后，GS编码器210从该商中的位串的头部去除第三位，以获得加扰串25a。在第一实施例中，对各种类型的3位附加位(“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”)执行加扰处理，而在第二实施例中，仅对附加位“00”执行加扰处理。
相反，根据第二实施例的GS编码器210使用简化的第二加扰(稍后详细说明)对其他类型的附加位(“01”、“10”和“11”)执行加扰处理。
再次参照图35，GS编码器210针对附加位“00”对单个加扰位串执行CSDS计算(步骤S203)。
图37是表示CSDS计算的示意图。如图37所示，位于顶部的第一位串是具有附加位“00”的加扰位串30a。宽度为55位的上起第二位串31a与50位SDS窗口相对应。位串31a的前5位块(从位1到位5)被指定为块A，而位串31a的最后5位块(从位51到位55)被指定为块B。
位串31a的块A以及随后的45位被赋予了“0”作为初始值。位串31a的块B被赋予了通过“1，-1转换”进行了转换的加扰位串30a的位1至位5。换句话说，分别将加扰位串30a的前5位中的值“1”和值“0”分别转换为“1”和“-1”，然后将其赋给位串31a的块B。在图37中，位串31a的块B被赋予了“-1，-1，-1，-1，-1”。五位接着五位地向左移动加扰位串30a，并根据移动后的加扰位串30a中的对应值来更新位串31a中的各个值。
分别对值S50、S45、…、以及S5赋予SDS窗口(位串31a)的位1至位50、位1至位45、…、以及位1至5的RDS值。将值S50、S45、…、以及S5初始化为“0”。
分别对值P50、P45、…、以及P5赋予SDS窗口的位1至位50、位1至位45、…、以及位1至5的峰值。将值P50、SP45、…、以及P5初始化为“0”。
计算位串31a的块A的总和以及块B的总和。如图37所示，块A的总和为“0”，而块B的总和为“-1”。使用块A和块B来更新S5、S10、S15、…、S45、以及S50的RDS值。分别利用公式S5＝S10-A、S10＝S15-A、S15＝S20-A、…、S45＝S50-A以及S50＝S50-A+B来计算S5到S50的各个RDS值。
利用以下方程通过对更新后的RDS值S5至S50的绝对值与RDS峰值P5至P50进行比较，来计算RDS峰值P5至P50。
Pi＝max[|Si|，Pi](i＝5，10，15，…，50)例如，如果S5的绝对值大于P5的值，则将P5的值更新为S5的绝对值。
此后，五位接着五位地向左移动加扰位串30a和位串31a，计算值S5至S50，并连续更新值P5至P50。在完成了对加扰位串30a的所有移动处理后，利用以下方程来计算加扰位串30a相对于附加位“00”的峰值S1P。
S1P＝max[Pi](i＝5，10，15，…，50)下面将说明针对“00”以外的附加位的CSDS计算。说明针对附加位“11”的CSDS计算。在对“00”以外的附加位进行CSDS计算时，使用了“块A的反转条件”以及“块B的反转条件”。通过使用“块A的反转条件”以及“块B的反转条件”，可以计算RDS值相对于附加位“01”、“10”和“11”的峰值，而无需执行图35中的步骤S202中的针对附加位“01”、“10”和“11”的加扰处理。
“块A的反转条件”是用于对位串31a的块A进行反转的条件，而“块B的反转条件”是用于对位串31a的块B进行反转的条件。如图38所示，块A的反转条件和块B的反转条件根据对加扰位串30a进行的移动次数而变化。图38是块A的反转条件、块B的反转条件与对加扰位串30a进行的移动次数之间的关系的表。如图38所示，如果对加扰位串30a进行的移动次数为零，即处于初始状态，则块A的反转条件为“d0cd0”，而块B的反转条件为“cd0cd”。
与块A的反转条件和块B的反转条件相关的“c”和“d”被赋予与附加位相对应的值。如果附加位是“11”，则“c”被赋予“1”而“d”被赋予“1”。如果附加位是“01”，则“c”被赋予“0”而“d”被赋予“1”。类似地，如果附加位是“10”，则“c”被赋予“1”而“d”被赋予“0”。
因此，如果附加位是“11”并且移动次数为零，则块A的反转条件为“10110”而块B的反转条件为“11011”。并且如果块A的反转条件或块B的反转条件中的位是“1”，则分别将块A或块B中的对应位从“1”反转为“-1”。如果反转条件中的位是“0”，则不对该对应位执行操作。具体地，位串31a中的块A由于块A的反转条件而成为“00000”，而位串31a中的块B由于块B的反转条件而成为“1111-1”。
在块A和块B中的位根据反转条件进行了反转的情况下，计算位串31a的块A的总和(反转总和)以及块B的总和(反转总和)。在图37中，块A相对于附加位“11”的反转总和为“0”，而块B的反转总和为“3”。按照与以上针对附加位“00”所述相同的方式来计算RDS值S5至S50以及峰值P5至P50，并省略对其的说明。
同样五位接着五位地移动针对附加位“11”的加扰位串30a和位串31a，计算块A的反转总和以及块B的反转总和，并对针对附加位“11”的RDS值S5至S50和峰值P5至P50进行更新。(注意，如图38所示，反转条件根据以3次移动为周期的移动的次数而变化。)此后计算针对附加位“11”的加扰位串30a的峰值S4P。该计算方法与峰值S1P相同，因此省略对其的说明。类似地，可以利用与峰值S4P相同的方法来计算对于附加位“01”的峰值S2P以及对于附加位“10”的峰值S3P，并且省略对其的说明。
再次参照图35，GS编码器210从加扰位串的峰值S1P至S4P中搜索最小峰值，以确定附加位(步骤S204)。例如，如果峰值S1P最小，则附加位将是“00”。然而，如果峰值S2P最小，则附加位将是“01”。如果峰值S3P最小，则附加位将是“10”，而如果峰值S4P最小，则附加位将是“11”。
在确定了附加位之后，GS编码器使用所确定的附加位和在步骤S202中进行了加扰的加扰位串来执行第二加扰(步骤S205)。
图39是表示由根据第二实施例的GS编码器210执行的第二加扰的示意图。对针对附加位“00”的加扰位串与在步骤S204中确定的附加位的EOR执行再加扰。
具体地，如果在步骤S204中确定附加位是“10”，则利用附加位“10”对位3和位4、位6和位7、位9和位10等执行EOR运算，以获得针对附加位“10”的加扰位串。GS编码器210将所计算的加扰位串输出给HR-RLL编码器105。
因为GS编码器210可以利用简化方法计算针对附加位“01”、“10”和“11”的加扰位串，所以不必预先计算针对这些附加位的加扰位串。因此，可以大大减少对于加扰处理的计算量，由此使得能够减小编码器的电路尺寸。
图40是表示解扰处理的示意图，该解扰处理用于对由根据第二实施例的GS编码器210进行了编码的加扰位串进行解扰。
在该解扰处理中，在输入串中的2位附加位之后插入“0”位。然后将其中插入了“0”位的输入串与加扰多项式1+X3相乘。
具体地，可以如图40所示，通过准备其中在从位串的头部开始的第三位中插入有“0”位的两个输入串，使这两个输入串之一移动3位并对这两个输入串进行相加，来执行该计算。GS解码器124输出所获得的结果，作为解扰处理的输出示例。
根据第二实施例，GS编码器210通过对输入位串进行加扰来生成单个编码位串，在所生成的位串中选择具有预定宽度的位串，同时例如五位接着五位地移动这些位，以对所选择的各个位串中的DC分量进行评估，根据评估结果来确定附加位，使用所确定的附加位对位串进行再加扰，并提取抑制了DC分量的位串。因此，即使在码率很高时，也可以有效地抑制DC分量从而改善误码率。
此外，根据第二实施例，对基于DC分量评估的结果的附加位与加扰位串的EOR进行加扰，以输出抑制了DC分量的位串。因此，由于仅需要使用简单的EOR计算对所需位串进行加扰，而不是预先对所有位串进行加扰，所以可以大大地减少对于加扰的处理。
此外，根据第二实施例，CSDS窗口五位接着五位地移动，由此简化了RDS计算，同时保持了与根据第一实施例的GS编码器相当的性能级别。因此，可以低成本地制造在性能上与根据第一实施例的记录和再现装置相当的记录和再现装置。
尽管以上对本发明的当前实施例进行了说明，但是在所附权利要求的技术范围内，可以按照第一和第二实施例以外的多种实施例来实施本发明。
例如，尽管根据当前实施例，HR-RLL编码器执行RLL编码，但是本发明并不限于此，可以像在传统的引导加扰方法中一样，在GS编码器104执行了对位串的加扰处理之后，对所有加扰串执行RLL编码，并且此后，可以通过SDS计算来提取抑制了DC分量的加扰位串。
在这种情况下，RLL编码器的数量增大，从而增大了电路尺寸，但是即使在码率很高时，也可以有效地抑制DC分量，由此使得能够改善误码率。
此外，可以设置用于对GS编码器104的输出位串的频率特性进行检测的电路。因此，可以容易地检查对DC分量的抑制程度，从而可以确认编码效果。
在根据当前实施例说明的各个处理中，可以人工执行被说明为自动执行的所有或部分处理，或者按照已知方法自动地执行被说明为人工执行的所有或部分处理。
除非特别说明，否则可以随意改变包括处理过程、控制过程、具体名称以及说明书或附图中所示的各种数据和参数在内的信息。
所示装置的各个结构是功能性的概念，因此并不总需要物理上相同的结构。
换句话说，该装置的分散和集中的具体模式并不限于所示的模式，根据各种负载以及使用的状态，所有或部分装置可以按照任意单位在功能上或物理上分散或集中。
此外，可以通过CPU或者该CPU分析和执行的程序来实现由该装置执行的各种处理功能的全部或任意部分，或者可以通过布线逻辑将其实现为硬件。
可以通过由计算机执行所准备的程序来实现根据当前实施例说明的编码方法或解码方法。该程序可以记录在诸如ROM的存储单元中，从该存储单元中读取并执行。
根据本发明，即使在码率很高时，也可以有效地抑制DC分量从而改善误码率。另外，在从加扰位串中仅提取抑制了DC分量的位串之后，由HR-RLL编码器对该位串进行编码。因此，无需像在传统的引导加扰方法中那样对所有加扰位串执行编码，由此使得能够减小电路尺寸。
此外，根据本发明，当将该方法与基线校正进行组合时，即使具有高码率，也可以通过有效地抑制DC分量来降低误码率。另外，由于首先从加扰位串中仅提取抑制了DC分量的那些位串，并随后进行RLL编码，所以无需像在传统的加扰方法那样对所有的加扰位串进行RLL编码，由此使得能够减小电路的尺寸。
此外，根据本发明，可以将加扰位串的数量减半，并且还可以增大码率。
此外，根据本发明，可以在与位串存储在存储器单元等中时相同的状态下，对该位串中的DC分量进行评估。
此外，根据本发明，通过在没有奇偶校验位的状态下输出位串，可以执行位串的编码，而不会影响添加有奇偶校验位的另一编码器。
此外，根据本发明，通过使用RDS值，可以对DC分量进行有效的评估。
此外，根据本发明，可以像在传统的引导加扰方法中那样，对所有的加扰位串进行编码，从而即使在码率很高时，也可以有效地抑制DC分量，以改善误码率。
此外，根据本发明，由于无需像在传统的引导加扰方法中那样对所有的加扰位串进行RLL编码，所以可以减小电路尺寸。
此外，根据本发明，当满足约束条件时，可以在DC分量抑制状态下输出位串。
此外，根据本发明，通过减小约束条件的值，可以抑制位串中的差错传播，由此使在对位串进行解码时的同步便利。
此外，根据本发明，可以进一步对位串中的差错传播进行抑制。
此外，根据本发明，可以容易地确定位串是否违反约束条件，并且当位串不违反约束条件时，可以在DC分量抑制状态下输出该位串。
此外，根据本发明，通过对抑制了DC分量的位串执行以上处理，当该位串不违反约束条件时，可以在DC分量抑制状态下输出该位串。
此外，根据本发明，由于对抑制了DC分量的位串的频率特性进行了检测，所以可以容易地检查DC分量的抑制程度。
此外，根据本发明，可以简化与RDS值的计算以及DC分量的评估相关的处理。
此外，根据本发明，可以通过产生单个加扰位串来对多个位串的DC分量进行评估，而不需要为了对DC分量进行评估而生成每一个位串。
此外，根据本发明，因为仅需对所需位串进行加扰而不是预先对所有位串进行加扰，所以能够大大地减少与加扰相关的处理。
此外，根据本发明，利用根据DC分量评估的结果识别的附加位与加扰位串的EOR来执行加扰，并输出抑制了DC分量的位串。因此，由于仅需利用简单的EOR计算对所需位串进行加扰，而不是预先对所有位串进行加扰，所以可以大大地减少与加扰相关的处理。
此外，根据本发明，由于对由编码器进行了编码的位串进行解码，所以可以解码出抑制了DC分量的编码位串。
尽管为了完整和清楚的公开，针对具体实施例说明了本发明，但是所附权利要求并不因此受限，而是可以认为涵盖本领域技术人员可以想到的、落入在此阐述的基本教导范围内的所有修改和另选结构。
权利要求
1.一种编码器，其包括编码位串生成单元，其生成通过对输入位串进行加扰而进行了编码的第一位串；直流分量评估单元，其在逐位地移动多个位的同时，在所述第一位串中选择具有预定宽度的第二位串，并对该第二位串中的直流分量进行评估；以及位串提取单元，其根据所述直流分量评估单元的评估结果，提取抑制了直流分量的第三位串。
2.根据权利要求1所述的编码器，其中所述编码位串生成单元生成多个所述第一位串，所述直流分量评估单元在逐位地移动多个位的同时，选择各个所述第一位串中的所述第二位串，并对各个第二位串中的直流分量进行评估；并且所述位串提取单元根据所述直流分量评估单元的评估结果，从所述多个第一位串当中提取所述第三位串。
3.根据权利要求2所述的编码器，其中通过向所述输入位串中添加n位不同的位串和特定的q位来执行所述加扰，其中n和q是正整数，并且所述位串提取单元从所述第三位串中去除所述特定的q位。
4.根据权利要求2所述的编码器，其中所述位串提取单元向各个所述第一位串中添加奇偶校验位，并且所述直流分量评估单元在添加了奇偶校验位的各个所述第一位串中选择所述第二位串，并对添加了奇偶校验位的各个所述第二位串中的直流分量进行评估。
5.根据权利要求4所述的编码器，其中所述位串提取单元从所述第三位串中去除所述奇偶校验位。
6.根据权利要求2所述的编码器，其中所述直流分量评估单元通过计算所述第二位串的游程数字总和值，来对各个所述第二位串中的直流分量进行评估。
7.根据权利要求1所述的编码器，其中，所述直流分量评估单元还对所述第一位串执行游程数字总和编码，并在进行了游程数字总和编码的第一位串中选择所述第二位串。
8.根据权利要求1所述的编码器，还包括游程长度受限编码器，其对所述第三位串执行游程长度受限编码。
9.根据权利要求8所述的编码器，其中当所述第三位串满足预定的约束条件时，所述游程长度受限编码器输出所述第三位串而不执行所述游程长度受限编码。
10.根据权利要求9所述的编码器，其中所述游程长度受限编码器对所述第三位串执行游程长度受限编码，以消除对于所述预定约束条件的违反。
11.根据权利要求10所述的编码器，其中所述游程长度受限编码器对所述第三位串执行游程长度受限编码，以对所述第三位串中的每预定数量的位，进一步消除对于所述约束条件的违反。
12.根据权利要求9所述的编码器，其中所述游程长度受限编码器在所述第三位串违反所述约束条件时向所述第三位串中添加“1”位，否则向所述第三位串中添加“0”位。
13.根据权利要求9所述的编码器，其中所述游程长度受限编码器对所述第三位串执行非归零编码和非归零解码。
14.根据权利要求1所述的编码器，还包括频率特性检测单元，其检测所述第三位串的频率特性。
15.根据权利要求1所述的编码器，其中所述直流分量评估单元在以p位移动多个位的同时，选择所述第二位串，并通过计算所述第二位串的游程数字总和值来对所述第二位串中的直流分量进行评估，其中p为正整数。
16.根据权利要求15所述的编码器，其中所述直流分量评估单元通过基于根据移动次数和所添加的位而不同的条件，对所述第一位串中的预定宽度的位进行反转，来计算多个位串的游程数字总和值，并对这些位串中的直流分量进行评估。
17.根据权利要求1所述的编码器，其中所述位串提取单元基于所述直流分量评估单元的评估结果来执行加扰，并输出抑制了DC分量的第三位串。
18.根据权利要求17所述的编码器，其中通过对基于所述直流分量评估单元的评估结果确定的n位位串与所述第一位串执行异或，来执行所述加扰，其中n是正整数。
19.根据权利要求1所述的编码器，其中通过向所述输入位串中添加n位的不同位串以及特定的q位来执行所述加扰，其中n和q是正整数，并且所述位串提取单元从所述第三位串中去除所述特定的q位。
20.一种解码器，其包括解码单元，其对由编码器进行了编码的位串进行解码，该编码器包括编码位串生成单元，其生成通过对输入位串进行加扰而进行了编码的位串；直流分量评估单元，其在逐位地移动多个位的同时，在由所述编码位串生成单元生成的位串中选择具有预定宽度的位串，并对所选择的位串中的直流分量进行评估；以及位串提取单元，其根据所述直流分量评估单元的评估结果，提取抑制了直流分量的位串。
21.一种对位串进行编码的方法，该方法包括生成通过对输入位串进行加扰而进行了编码的位串；在逐位地移动多个位的同时，在所述生成步骤生成的位串中选择具有预定宽度的位串；对所选择的位串中的直流分量进行评估；以及根据所述评估步骤的评估结果，输出抑制了直流分量的位串。
全文摘要
编码器和解码器。编码位串生成单元生成通过对输入位串进行加扰而进行了编码的位串。直流分量评估单元在逐位地移动多个位的同时，在由编码位串生成单元生成的位串中选择具有预定宽度的位串，并对所选择的位串中的直流分量进行评估。位串提取单元根据直流分量评估单元的评估结果，提取抑制了直流分量的位串。
文档编号G11B5/09GK1841504SQ20061007333
公开日2006年10月4日 申请日期2006年3月31日 优先权日2005年3月31日
发明者伊东利雄, 泽田胜, 森田俊彦 申请人:富士通株式会社