专利名称：用于在存储模块中设置行列地址的方法
技术领域：
本发明涉及半导体存储模块。具体地说，本发明涉及一种用于在半导体存储模块中设置行列(rank)地址的方法，该存储模块由存储控制器控制，并包括多个存储芯片。本发明还涉及配置半导体存储模块的行列。
背景技术：
诸如PC或工作站之类的计算装置的存储模块通常按照行列来布置。这种行列包括多个存储芯片，该多个存储芯片总共提供对应于被用于借助例如控制器或芯片集在存储模块中存储数据的总线的宽度的多个数据线。一般，总线宽度总计为64位。因此这种行列在存储器中限定64位宽的区域。包括ECC(纠错码)，它限定72位宽的区域。
存在可通过四个(“×4”)或八个(“×8”)数据线存取的存储芯片，这些数据线用于检索存储在相应存储阵列中的数据。相应地，行列包括16×4芯片或8×8芯片(包括ECC18×4芯片或9×8芯片)。于是双面存储模块可例如包括1、2或4个行列。
为了将数据写入存储模块或从其中读出，必要的是，对于每个行列来说，其唯一的行列地址是已知的。这如何实现存在着至少两种可能性，这取决于控制器或芯片集和每个存储芯片之间的连接的类型根据第一实施方案，控制器具有附加线，这些附加线提供与每个存储行列的并行连接。另一芯片选择信号是寻址所期望的行列的相应芯片所必需的。在这种情况下，其用类型DDR1-DDR3(DDR双倍数据速率)的半导体存储模块来表示，就存储模块的连接器来说需要另外的管脚，这表现出在节省空间和降低电流方面的缺点。
根据第二实施方案，每个存储芯片(封装)设有例如球栅阵列(BGA)的两个附加球。这两个然后被硬连线在DIMM(双列直插存储模块)上的附加球一起限定行列地址，该芯片属于例如四个行列号0-3中的一个。因此，当发出写命令时，它与相应行列地址(0-3)的传输一起被传送。然而，近来尝试减少芯片封装上的球的数目以便降低占用空间(footprint)并提高存储密度的努力受到该解决方案的不利对抗。
发明内容
因此本发明的目的是就存储控制器或芯片集来说减少寻址存储模块的存储芯片所需的布线量和/或球或管脚的数目。
另一目的是提高半导体存储模块的存储密度和读出速度。
该目的通过用于在存储模块中设置行列地址的方法来解决，所述存储模块由存储控制器或芯片集来控制，并包括多个存储芯片，该方法包括以下步骤-将所述存储芯片中的第一存储芯片设置成具有第一行列地址；-在所述第一存储芯片中根据所述第一行列地址生成第二行列地址并将该第二行列地址传送(drive)到所述存储芯片中的第二存储芯片；-响应于所述传送由于第一存储芯片而生成的第二行列地址的步骤将第二存储芯片设置成具有第二行列地址。
该目的进一步通过用于在存储模块中设置行列地址的方法来解决，所述存储模块由存储控制器或芯片集控制，并包括多个存储芯片，该方法包括以下步骤-将所述存储芯片中的第一存储芯片设置成具有第一行列地址；-将第一行列地址传送到所述存储芯片中的第二存储芯片并在所述第二存储芯片中根据所述第一行列地址生成第二行列地址；以及-响应于所述传送由于第一存储芯片而生成的第二行列地址的步骤将第二存储芯片设置成具有第二行列地址。
该目的进一步通过包括存储控制器和至少一个具有多个按照行列布置的存储芯片的存储模块的半导体存储系统来解决，其中所述存储芯片中的至少一个存储芯片被布置用于执行以下步骤(a)将该至少一个存储芯片设置成初始第一行列地址；(b)将所述初始第一行列地址传送到第二存储芯片；或者替代地(a′)将至少一个存储芯片设置成初始第一行列地址；(b′)根据所述初始第一行列地址生成第二行列地址；以及(c′)将所述第二行列地址传送到第二存储芯片。
半导体存储模块的存储芯片与行列地址相关联。代替如根据现有技术那样通过与附加管脚或球硬连线来获得行列配置(利用特定芯片选择信号的与控制器的并行连接，或结合与写/读命令相关联的行列地址的附加球)，存储芯片通过现有线路以低速模式利用行列地址来配置。用于配置存储芯片目的的命令地址总线(CA)、数据线总线(DQ)或串行管理总线(SMBUS)中的一个被用于在该模式下的行列配置。然而，本发明并不限于使用那些总线系统。
优选地，在系统启动之后执行存储芯片的初始化以便设置时序参数、尺寸等的配置阶段被用于执行本发明的方法步骤。该阶段的特征在于低速的数据传输，因为总线的并行线上的信号的同步程度很小。然而，当根据本发明的实施例将命令地址用于启动行列设置时，不排除高速通信模式。
多个存储芯片可以沿着存储模块上的字节通道来布置。如果每一存储模块要布置四个行列，则限定信道的字节通道顺序地将不同行列的每四个存储芯片与存储控制器或芯片集连接在一起。字节通道例如包括数据线总线的四个或八个数据线。
根据本发明，字节通道被用于将行列地址从一个存储芯片传送到下一个存储芯片，由此每个存储芯片根据前一个行列地址生成另一行列地址。在最简单的情况下，初始行列地址每个递增“1”。接着，在沿字节通道的第一存储芯片的初始地址是“0”的情况下，序列中的下一个存储芯片接收“1”作为行列地址。
根据前一个行列地址产生新行列地址、例如递增或增加“1”可以分别由发送存储芯片或接收存储芯片执行。这两个实施例都为本发明所包括。如果存在四个要配置的行列和四个沿字节通道布置的存储芯片，则根据上面所提供的实例最后一个存储芯片接收“3”。
为了沿字节通道进行通信，使用相对于每个存储芯片的数据线的发送端口和接收端口。在执行行列配置的过程中，例如一个存储芯片的行列地址被提供到其发送端口，接着被发送到与前一个存储芯片相邻布置的邻近存储芯片。该邻近存储芯片在其接收端口处接收该行列地址，然后对该行列地址号执行递增“1”的操作。
根据配置算法，该存储芯片或者将已增加的地址或者将还未增加的行列地址存储到与该芯片相关联的地址缓冲器中。即，在一种情况下，行列地址首先被转发，接着被增加并被设置为该接收芯片的新行列地址，以及在另一种情况下，行列地址首先被增加，接着被传送到下一芯片以便被设置为该芯片的行列地址。
顺序地沿字节通道布置的具有发送和接收端口的芯片的设计对于将来的高速存储器接口、例如即将出现的DDR-4标准来说是特别适合的。
本发明的要点涉及就沿字节通道的相应第一存储芯片而言要设置的初始行列地址，其与沿该通道的第二芯片和任何另外的芯片的行列设置不同在第一方面中，命令信号可以由存储控制器或芯片集来发送，以便启动行列设置配置。
在第二方面中，在已经模块中执行了上电序列(power-upsequence)之后，即在系统启动电压和电源之后，沿字节通道布置的每个存储芯片集开始它自己的行列设置配置。根据此方面，第一存储芯片响应于上电序列执行行列设置步骤，并且此后由于所转发和重复增加的行列地址而逐个驱动其它芯片。
根据命令信号如何能够从控制器或芯片集传送到该第一存储芯片的第一方面，存在多个实施例。根据一个实施例，使用公共命令地址总线。在一种情况(新存储技术)下，用32个数据线来限定行列，相应的命令地址总线包括24个线，同时每个例如×8存储芯片沿4字节通道中的一个布置。在该情况下，连接该芯片的8个数据线各自伴有6个命令地址线。
这6个线或者其子集可用于将来自控制器的命令信号发送到第一存储芯片。根据本发明，存储芯片与基于协议的算法相关联，该算法提供对输入命令信号在执行如上所述的方法步骤方面的解释，这些方法步骤即根据当前接收的地址设置行列地址，根据当前地址生成下一行列地址并将它转发到下一存储芯片的相邻接收端口。
第一存储芯片与相同通道内的其它芯片不同，因为它将具有初始行列地址，该初始行列地址不是从该通道中的前一芯片传送的。
总之，该第一行列地址a)因此可以通过命令地址总线(或任何其它总线)被发送到第一芯片，或者b)预先被存储在例如存储模块的EEPROM中，该EEPROM硬连线到第一芯片，然后仅通过单个命令信号被启动，
c)或者根本不存在命令信号，并且行列地址被硬连线到芯片(例如也存储在EEPROM中)，并在独立于控制器或芯片集执行了模块上的芯片的上电序列之后获得。
根据本发明的另一实施例，采用串行管理总线(SMBUS)来将命令信号发送到存储芯片。该总线具有一个数据线和相关的时钟线。使用SMBUS，可以将一系列指令或仅仅一个单个信号电平发送到存储芯片。虽然可以顺序地执行在前的一系列指令以执行本发明的步骤，但是设置仅仅一个信号电平或仅仅RESET(重置)命令的后一实施例包括存储这些指令以在存储芯片的范围内、例如也在存储模块的EEPROM中或在芯片本身之上执行基于协议的算法。
本发明的另外的优点、方面和实施例将根据所附权利要求而变得明显。
参考结合附图所采用的具体实施例，本发明将变得更加清楚。
图1示出根据本发明的通过命令地址总线和字节通道数据线进行行列配置的第一实施例；图2示出根据本发明的通过串行管理总线和字节通道数据线进行行列配置的第二实施例；图3示出根据本发明的通过命令地址总线和字节通道数据线进行行列配置的第三实施例，其中行列的半字节被单独处理。
图4示出本发明方法的一些可能实施例的综述的流程图。
具体实施例方式
图1示出本发明的第一实施例。在图中，包括一个或多个线的总线用受限制的竖线(obliged bar)来表示。数字表示相应总线的宽度，即每一存储芯片的与总线相关联的线的数目。该实施例中所采用的芯片是×4 DRAM芯片(DRAM动态随机存取存储器)。
存储模块10包括四个行列(行列0...行列3)，其中每一个行列具有16个×4存储芯片，为了简单起见在图1中示出了其中的八个×4芯片30。图1中所示的模块10是具有附着到印刷线路板(PWB)12的正面的存储芯片30、30′、31、31′和具有附着到印刷线路板12的背面的存储芯片32、32′、33、33′的DIMM模块。每两个×4存储芯片、例如具有附图标记30和30′的那些×4存储芯片提供8位全带宽，并因此分别限定下半字节和上半字节。存储控制器20与存储模块10进行通信。PWB 12的底侧上的阴影区表示这里未详细示出的管脚22的存在。
与行列(行列0...行列3)相关联的那对存储芯片中的每一个包括用于命令地址总线CA的6个线的接收端口CawD-in以及用于模块10相对于数据线(DQ总线)的任一侧(左或右)的另一接收端口rD-in。另外，每对存储芯片包括用于命令地址总线CA的6个线的发送端口CawD-out以及用于模块10相对于DQ总线的任一侧(左或右)的另一发送端口rD-out。
采用这种配置，可以实现CA或DQ信号沿命令地址总线或信道的字节通道从每一个存储芯片再传送到下一个存储芯片。
在根据该实施例执行行列配置的过程中，控制器20首先向模块10的每个字节通道发送命令“SetRank”。根据图1的字节通道包括四对存储芯片，每对存储芯片中的两个芯片被放置在PWB 12的相反侧上，所有这些存储芯片都通过通孔45经由相同的字节通道DQ顺序连接。
“SetRank”命令可以通过与字节通道相关联的CA总线之一或者更确切地说利用该信道的字节通道来发送，并且因此被沿相应字节通道DQ分布的那些存储芯片中的第一存储芯片接收。更优选地，“SetRank”命令通过SMBUS(参见下一实施例)被启动或通过重置和/或执行附着到存储模块上的芯片的上电序列被隐含地发出。“SetRank”命令将字节通道的第一芯片设置成行列配置模式。
在该实施例中，另一行列地址信号从控制器通过CA总线发送，其包括在相应的第一DRAM芯片的CawD-in端口上接收的行列地址“0”。因此，该芯片于是将它自己的行列设置为“0”，并将所发出的命令信号再传送到相同字节通道的、即DQ总线上的下一存储芯片。然而，在提交地址之前，将地址“0”增加“1”以产生“1”作为新行列地址，这在图1中用“+1”表示。
下一DRAM芯片在其在DQ总线上的接收端口rD-in处接收命令，将它自己的地址设置为“1”，将该地址增加“1”以产生“2”，并将该行列地址转发(再传送)给第三DRAM芯片。继续该方案，第三DRAM芯片获得行列地址“2”并且第四存储芯片获得行列地址“3”。
(图1中未示出的)第二模块可以通过发出另一“SetRank”命令来处理，该命令导致发送行列地址“4”。因此，该模块的存储芯片接收行列地址“4”～“7”等等。
第二实施例在图2中示出。与前一实施例相反，使用串行管理总线SMBUS来发出“SetRank”命令信号。然而，任何其它低速串行配置总线都等价地适合该目的。该“SetRank”命令并行地启动每个DRAM芯片以检验CA或DQ总线的相应线上的信号电平。
在下一步骤中，当前信号电平被冻结并被设置作为沿字节通道DQ的每一个存储芯片的初步行列地址。接着，第一DRAM芯片将它的行列地址加“1”并将该地址再传送到被相邻设置在字节通道DQ上的下一DRAM芯片。该DRAM芯片接收递增的行列地址，用新行列地址重写它的初步值，并再次递增该行列地址以便将它转发给第三DRAM芯片等等。
在该配置模式中，规定时间，在该时间之后控制器假设再传送的序列已经在沿字节通道的最后一个DRAM芯片处成功结束。如果情况如此，那么控制器使这些行列地址成为最终的，并因此发送另一“finalizeRankSet”命令，该命令最终冻结行列地址。
在替代实施例中，最后一个DRAM芯片向控制器发回信息、例如沿字节通道DQ的递增的行列地址。然后，控制器用例如另一“finalizeRankSet”命令来响应该信号，该命令通过冻结行列地址来终止行列配置。
类似于前面的实施例的第三实施例在图3中示出。根据该实施例，模块10的不同的半字节(“上”或“下”)被单独处理。在由控制器提供初始功率给DRAM或者替代地发出重置命令或串行管理总线初始化(init)命令之后，DRAM芯片处于行列定义模式。
最初，每个DRAM芯片在其发送端口rD-out上具有“1111”并检验相应接收端口rD-in上的信号电平。在内部，将“1”加到该输入值上。
下半字节DRAM芯片如下接收它们的行列地址第一存储芯片在其接收端口上具有固定的“0000”，因为它在DIMM模块10上被编程。因此它自动获得行列地址“0L”。此外，第一存储芯片将其发送端口rD-out值从“1111”转换成“0001”。因此，沿字节通道的具有行列地址“0L”的第一存储芯片将二进制“1”加到输入DC信号上，并将该新地址值再传送到下一DRAM芯片。
直到此时，下半字节的第二DRAM芯片具有未限定的行列地址，在这种情况下该行列地址是“1111”。现在它在其接收端口上接收“0001”。因此随后它被设置为具有行列地址“1L”，并在将二进制“1”加到了该地址值上之后将其发送端口rD-out地址值从“1111”转换成“0010”。
然后，“0010”被置于该第二DRAM芯片的发送端口rD-out上并被第三DRAM芯片接收，该第三DRAM芯片再次加“1”并将“0011”再传送到第四DRAM芯片。因此第三芯片具有行列地址“2L”。第四存储芯片同样加“1”以获得“0100”并将其发送到存储控制器。
上半字节具有在接收端口rD-in上有固定的“1000”的第一存储芯片。因此，它获得行列地址“0U”，并将发送端口rD-out从“1111”转换成“1001”。按照在与下半字节相比时的类似顺序，第二DRAM芯片接收由于在其接收端口rD-in所接收的“1001”而产生的行列地址“1U”，第三芯片具有地址为“2U”的“1010”，以及第四芯片具有行列地址为“3U”的“1011”。控制器在DQ线上回收“1100”。
在控制器20回收了信号“0100”和“1100”之后，它在串行管理总线(在图3中未示出，然而参见图2)上释放“SetRank”命令，该命令固定关于每个DIMM模块10的行列和半字节地址。
使用根据该实施例的方法，当上半字节将“1111”再传送到控制器时，可以配置高达8个行列。在CA总线上再传送的信号在这里不是进一步所关心的，并且例如在×4芯片的情况下包括“0”以及在×8芯片的情况下包括“1”。
以上提供的实施例中的一些实施例的综述在图4的流程图中示出，其中应当注意，本发明并不限于如图4中所体现的详细特征。
附图标记列表10存储模块，DIMM12印刷线路板20存储控制器，芯片集22管脚30-33 存储芯片45通孔DQ数据线CA命令地址rD-in/-out数据线的接收/发送端口CawD-in/-out 命令地址线的接收/发送端口
权利要求
1.一种用于在存储模块中设置行列地址的方法，所述存储模块由存储控制器或芯片集来控制，并包括多个存储芯片，该方法包括以下步骤-将所述存储芯片中的第一存储芯片设置成具有第一行列地址；-在所述第一存储芯片中根据所述第一行列地址生成第二行列地址并将该第二行列地址传送到所述存储芯片中的第二存储芯片；-响应于所述传送由于第一存储芯片而生成的第二行列地址的步骤将第二存储芯片设置成具有第二行列地址。
2.根据权利要求1的方法，其中命令信号由所述控制器生成，并且然后被传送到所述存储芯片中的所述第一存储芯片，并且响应于所述命令信号而将所述第一存储芯片设置成具有第一行列地址。
3.根据权利要求1的方法，其中在系统启动或重新启动之后执行所述存储模块和所述存储芯片中的每一个存储芯片的上电序列，并且所述第一存储芯片被布置成响应于所述上电序列而(a)设置初始第一行列地址；(b)根据所述初始第一行列地址生成第二行列地址；以及(c)将所述第二行列地址传送到第二存储芯片，其中步骤(a)-(c)基于被存储在所述第一存储芯片中的基于协议的算法。
4.根据权利要求1的方法，其中所述存储芯片沿字节通道布置，并且其中所述第一存储芯片向沿相同字节通道的第二存储芯片传送第二行列地址，通过该字节通道连接这两个存储芯片。
5.根据权利要求4的方法，其中至少四个存储芯片沿相同字节通道布置，并且对第三和第四存储芯片重复以下步骤生成另一行列地址、将该另一行列地址传送到下一存储芯片并设置该下一存储芯片。
6.根据权利要求4的方法，其中所述字节通道包括一组数据线，并且所述行列地址通过所述字节通道的所述数据线的至少一个子集从所述存储芯片中的一个存储芯片被传送到所述存储芯片中的下一存储芯片。
7.根据权利要求2的方法，其中由所述存储控制器生成的命令信号通过命令地址总线的命令地址线的至少一个子集被传送到所述第一存储芯片。
8.根据权利要求2的方法，其中由所述存储控制器生成的命令信号通过串行管理总线被传送到所述第一存储芯片。
9.根据权利要求8的方法，其中通过所述串行管理总线被传送到所述第一存储芯片的命令信号包括重置命令，并且所述第一存储芯片被布置成响应于所述重置命令而(a)设置初始第一行列地址；(b)根据所述初始第一行列地址生成第二行列地址；以及(c)将所述第二行列地址传送到第二存储芯片，其中步骤(a)-(c)基于被存储在所述第一存储芯片中的基于协议的算法。
10.根据权利要求3或9之一的方法，其中所述第二存储芯片被进一步布置(d)以被设置成具有第二行列地址；(e)以根据所述第二行列地址生成第三行列地址；以及(f)以将所述第三行列地址传送到第三存储芯片，其中步骤(d)-(f)基于被存储在所述第二存储芯片中的基于协议的算法。
11.根据权利要求9的方法，进一步包括在预定持续时间之后终止命令信号的步骤，其中该命令信号是重置命令。
12.根据权利要求10的方法，进一步包括响应于从沿相同字节通道的数据线布置的存储芯片中的最后一个存储芯片发回的信号而终止命令信号的步骤，其中该命令信号是重置命令。
13.根据权利要求8的方法，其中通过所述串行管理总线被传送到所述第一存储芯片的命令信号包括基于协议的串行命令序列，该串行命令执行以下步骤(a)设置初始第一行列地址；(b)根据所述初始第一行列地址生成第二行列地址；以及(c)将所述第二行列地址传送到第二存储芯片。
14.根据权利要求2的方法，其中所述方法步骤中的每一个在低速模式中被执行，以便在正常用户模式之前配置所述存储芯片中的每一个。
15.一种用于在存储模块中设置行列地址的方法，所述存储模块由存储控制器或芯片集来控制，并包括多个存储芯片，该方法包括以下步骤-将所述存储芯片中的第一存储芯片设置成具有第一行列地址；-将第一行列地址传送到所述存储芯片中的第二存储芯片并在所述第二存储芯片中根据所述第一行列地址生成第二行列地址；以及-响应于所述传送由于第一存储芯片而生成的第二行列地址的步骤将第二存储芯片设置成具有第二行列地址。
16.根据权利要求15的方法，其中命令信号由所述控制器生成，并且然后被传送到所述存储芯片中的所述第一存储芯片，并且响应于所述命令信号将所述第一存储芯片设置成具有第一行列地址。
17.根据权利要求15的方法，其中在系统启动或重新启动之后执行所述存储模块和所述存储芯片中的每一个存储芯片的上电序列，并且所述第一存储芯片被布置成响应于所述上电序列而(a)设置初始第一行列地址；(b)将该第一行列地址传送到第二存储芯片；其中步骤(a)-(b)基于被存储在所述第一存储芯片中的基于协议的算法。
18.根据权利要求15的方法，其中所述存储芯片沿字节通道布置，并且其中所述第一存储芯片向沿相同字节通道的第二存储芯片传送第一行列地址，通过该字节通道连接这两个存储芯片。
19.根据权利要求18的方法，其中至少四个存储芯片沿相同字节通道布置，并且对第三和第四存储芯片重复以下步骤将当前行列地址传送到下一存储芯片、在该下一存储芯片中生成下一行列地址以及将该下一存储芯片设置成具有所生成的下一行列地址。
20.根据权利要求18的方法，其中所述字节通道包括一组数据线，并且所述行列地址通过所述字节通道的所述数据线的至少一个子集从所述存储芯片中的一个存储芯片传送到所述存储芯片中的下一存储芯片。
21.根据权利要求16的方法，其中由所述存储控制器生成的命令信号通过命令地址总线的命令地址线的至少一个子集被传送到所述第一存储芯片。
22.根据权利要求16的方法，其中由所述存储控制器生成的命令信号通过串行管理总线被传送到所述第一存储芯片。
23.根据权利要求22的方法，其中通过所述串行管理总线传送到所述第一存储芯片的命令信号包括重置命令，并且所述第一存储芯片被布置成响应于所述重置命令而(a)设置初始第一行列地址；(b)将所述第一行列地址传送到第二存储芯片，其中步骤(a)-(b)基于被存储在所述第一存储芯片中的基于协议的算法。
24.根据权利要求17或23之一的方法，其中所述第二存储芯片被进一步布置(c)以根据第一行列地址生成第二行列地址；(d)以被设置成具有第二行列地址；(e)以将所述第二行列地址传送到第三存储芯片，其中步骤(c)-(e)基于被存储在所述第一第二芯片中的基于协议的算法。
25.根据权利要求23的方法，进一步包括在预定持续时间之后终止命令信号的步骤，其中该命令信号是重置命令。
26.根据权利要求24的方法，进一步包括响应于从沿相同字节通道的数据线布置的存储芯片中的最后一个存储芯片发回的信号而终止命令信号的步骤，其中该命令信号是重置命令。
27.根据权利要求22的方法，其中通过所述串行管理总线传送到所述第一存储芯片的命令信号包括基于协议的串行命令序列，该串行命令执行以下步骤(a)设置初始第一行列地址；(b)将所述第一行列地址传送到第二存储芯片。
28.根据权利要求16的方法，其中所述方法步骤中的每一个在低速模式中被执行，以便在正常用户模式之前配置所述存储芯片中的每一个。
29.一种包括存储控制器和至少一个存储模块的半导体存储系统，所述至少一个存储模块具有多个按照行列布置的存储芯片，其中所述存储芯片中的至少一个存储芯片被布置成执行以下步骤(a)将所述至少一个存储芯片设置成初始第一行列地址；(b)将所述初始第一行列地址传送到第二存储芯片；或者替代地(a′)将至少一个存储芯片设置成初始第一行列地址；(b′)根据所述初始第一行列地址生成第二行列地址；以及(c′)将所述第二行列地址传送到第二存储芯片。
30.根据权利要求29的半导体存储器，其中所述至少一个存储芯片通过串行管理总线被连接到所述存储控制器上，并且其中所述至少一个存储芯片被布置成响应于由所述存储控制器发出的预定命令信号而执行步骤(a)-(b)、或(a′)-(c′)。
31.根据权利要求29的半导体存储器，其中另外的存储芯片连同所述至少一个存储芯片沿相同字节通道布置，并且其中沿该字节通道的第二和任何另外的存储芯片被布置成通过该字节通道的数据线从前面的并且相邻的存储芯片接收行列地址以便生成另一行列地址、将它的行列设置成该地址并将该另一行列地址传送到与沿该字节通道的第二或另外的存储芯片相邻的另一存储芯片。
32.根据权利要求29的半导体存储器，其中另外的存储芯片连同所述至少一个存储芯片沿相同字节通道布置，并且其中沿该字节通道的第二和任何另外的存储芯片被布置成通过该字节通道的数据线从前面的并且相邻的存储芯片接收行列地址、将它的行列设置成该地址、生成另一行列地址并将该另一行列地址传送到与沿该字节通道的第二或另外的存储芯片相邻的另一存储芯片。
全文摘要
一种用于在具有多个沿字节通道分布的存储芯片的存储模块中设置行列地址的方法包括将字节通道的第一存储芯片设置成具有第一行列地址，在第一存储芯片中根据所述第一行列地址生成第二行列地址并将该第二行列地址传送到所述存储芯片中的第二存储芯片。替代地，可以将第一行列地址传送到第二存储芯片，然后在该第二存储芯片中生成第二行列地址。另外，响应于传送第二/第一行列地址的所述替代步骤而将第二存储芯片设置成具有第二行列地址。在电压供应之后的上电序列、或通过串行管理总线或命令地址总线所发送的命令信号可被用于启动行列的设置。行列地址通过沿字节通道的DQ线被再传送到相邻的存储芯片。
文档编号G11C8/12GK1866394SQ200610081888
公开日2006年11月22日 申请日期2006年5月17日 优先权日2005年5月17日
发明者P·厄沙伊, H·鲁克鲍尔 申请人:英飞凌科技股份公司