专利名称：具有总线结构的半导体存储模块的制作方法
技术领域：
本发明涉及一种半导体存储模块，其中控制芯片通过各种总线被连接到多个存储芯片上。
背景技术：
图1示出了穿过半导体存储模块的模块电路板MP的剖面。在模块电路板的上侧和下侧，多个存储器件CB被布置在控制器件SB的左侧和右侧。存储芯片U位于每个存储器件CB内。在模块电路板的上侧，具有存储芯片U1、U2、U3和U4的存储器件以一行位于控制器件SB的左侧。在模块电路板的下侧，具有存储芯片U10、U11、U12和U13的存储器件被排列在模块电路板的左侧。存储器件的外壳被例如实施为“细间距球栅阵列封装”FBGA。控制器件SB在内部包括有控制芯片。其优选地被实施为中心芯片。在图1的例子中，控制器件的外壳同样被实施为“细间距球栅阵列封装”。
模块电路板被实施为具有多个层L1，...，Ln的多层模块电路板。控制器件SB通过各种总线系统被连接到存储器件上以驱动各个存储器件CB。作为各种总线的代表，图1示出了控制时钟总线CLKB1和控制时钟总线CLKB2。控制时钟总线CLKB1被敷设在模块电路板的层L1内，并从那里将控制器件SB的中心芯片连接到存储芯片U1，U2，U3和U4。控制时钟总线CLKB2被用于连接位于模块电路板下侧的存储芯片U10，U11，U12和U13，其中该控制时钟总线CLKB2从中心芯片出发，通过模块电路板被引导直到靠近模块电路板下侧的层Ln。从那里继续沿着层Ln延伸，并将模块电路板下侧的存储芯片U10，U11，U12和U13连接到中心芯片。
图2A以平面图示出了模块电路板MP的上侧。控制器件的控制芯片SC和存储器件的单个存储芯片U1，...，U27被示出。存储芯片以两行被排列在模块电路板上。在控制芯片SC的左侧，图1所示的存储芯片U1，...，U4被布置在下面的行中，另外的存储芯片U5，...，U9被布置在上面的行中。在控制芯片SC的右侧，同样在图1中被示出的存储芯片U24，...，U27被布置在下面的行中，另外的存储芯片U19，...，U23被布置在上面的行中。
图2B以平面图示出了模块电路板MP的下侧。这里存储芯片也以两行布置。在模块电路板的左侧，图1所示的存储芯片U10，...，U13被布置在下面的行中，另外的存储芯片U14，...，U18被布置在上面的行中。在模块电路板的右侧，同样在图1中被示出的存储芯片U33，...，U36被布置在下面的行中，另外的存储芯片U28，...，U32被布置在上面的行中。
存储芯片并不直接由外部驱动，而是通过控制芯片SC与半导体存储模块的外部环境进行通信。为此，控制芯片SC通过外部访问总线B被连接到一个外部控制器件MC(例如存储控制器)。存储控制器通过控制芯片SC访问位于模块电路板上侧的各个存储芯片和位于电路板下侧的存储芯片。
如图3所示，在每个存储芯片内有一个存储单元阵列SZF，其中存储单元SZ以矩阵方式沿着字线WL和位线BL布置。在动态随机访问存储单元的情况下，这种类型的DRAM存储单元包括一个选择晶体管AT和一个存储电容器SC。利用字线WL上的相应控制电位，存储单元SZ可以被连接到位线BL上以便用于读出和读入数据的目的。
为了访问存储芯片的存储单元阵列内的各个存储单元，存储控制器利用控制和地址信号通过外部访问总线B驱动控制芯片SC。用于向存储芯片写入数据和从存储芯片读出数据的数据信号同样通过外部访问总线被传输。
存储芯片的组织形式规定了在读访问情况下可以同时从存储芯片读出多少个数据，或者在写操作时可以同时向存储芯片写入多少个数据。例如在×4组织形式下，当对存储芯片U1的存储单元阵列进行读访问时，四个数据信号被同时输出，并通过数据总线被馈送到控制芯片SC，并从那里通过外部访问总线B被转送到存储控制器MC。例如在×8组织形式下，当对存储芯片U1的存储单元阵列进行读访问时，八个数据信号从存储单元被同时读出，并通过数据总线被馈送到控制芯片SC，并从那里通过外部总线被转送到存储控制器。
在读访问时数据可以同时被读出的存储芯片的数量、或者在写访问时数据可以同时被写入的存储芯片的数量，依赖于存储芯片的组织形式和外部访问总线B的数据宽度。例如，在×8组织形式和外部访问总线B的总线宽度为72比特的情况下，读或写访问同时对半导体存储模块的9个存储芯片进行。因此9个存储芯片被组合以形成一个组，也即所谓的系列(rank)。
根据标准化，分别属于具体系列的存储芯片被相互挨着地布置在模块电路板的一行中。因此，例如在模块电路板的上侧，模块电路板的下面的行中的存储芯片U1、U2、U3和U4以及还有模块电路板的上面的行中的存储芯片U19、U20、U21、U22和U23属于系列G1。模块电路板的上面的行中的存储芯片U5、U6、U7、U8和U9以及模块电路板的下面的行中的存储芯片U24、U25、U26和U27属于系列G2。在模块电路板的下侧，存储芯片U10、U11、U12和U13以及还有存储芯片U28、U29、U30、U31和U32属于系列G3。存储芯片U14、U15、U16、U17和U18以及还有存储芯片U33、U34、U35和U36属于系列G4。存储芯片U1，...，U36因此被分布在四个系列之间。图2A和2B所示的模块电路板因此对应于4R×8模块配置。
在8R×8模块配置的情况下，有双倍多的存储芯片位于模块电路板上。在该情形下，在模块电路板MP上同样可以采用如图2A和2B所示的存储芯片布置。但在8R×8模块配置中，分别有2个存储芯片被布置于每个存储器件中。这里所涉及的是在每个存储器件中的存储芯片的双栈式布置。
以下的解释涉及位于模块电路板的左侧的存储芯片U1，...，U18。它们同样也可以适用于模块电路板的右侧的存储芯片U19，...，U36。
图4示出了4R×8模块配置的模块电路板的上侧0和模块电路板MP的下侧U。系列分配与图2A及2B中的相同。行R2的存储芯片U1，...，U4属于系列G1，行R1的存储芯片U5，...，U9属于系列G2。在模块电路板的下侧，行R4的存储芯片U10，...，U13属于系列G3，行R3的存储芯片U14，...，U18属于系列G4。为了用控制时钟信号CLK和数据时钟信号DQS驱动存储芯片，所述存储芯片通过各种总线被连接到控制芯片。
图4示出了两个控制时钟总线CLKB1和CLKB2以及两个数据时钟总线DB1和DB2。控制时钟信号CLK1和控制时钟信号CLK2通过控制时钟总线CLKB1和CLKB2被传输。内部控制操作(例如关断选择晶体管和控制其进入导通状态)与该控制时钟信号的上升沿和下降沿同步地进行。数据时钟信号DQS1和数据时钟信号DQS2分别通过数据时钟总线DB1和DB2被传输。在读和写访问的情况下，数据与该数据时钟信号同步地被从存储芯片读出和写入存储芯片。总线被敷设在模块电路板的不同层上，如图1中以控制时钟总线CLKB1和CLKB2为例所示。
在模块电路板上侧的存储芯片U1，...，U9通过用于承载控制时钟信号CLK1的控制时钟总线CLKB1被连接到控制芯片SC。模块电路板下侧的存储芯片U10，...，U18被连接到控制时钟总线CLKB2。控制时钟总线CLKB2通过接触通孔被连接到模块电路板上侧的控制芯片SC。两个控制时钟总线分别用终接阻抗T被终接。
两个控制时钟总线CLKB1和CLKB1按照所谓的“飞越环路(LoopFly-by)拓扑”来实现。在这种拓扑中，存储芯片U1，...，U4以及还有存储芯片U5，...，U9沿着控制时钟总线CLKB1布置，存储芯片U10，...，U13以及还有存储芯片U14，...，U18沿着控制时钟总线CLKB2布置。根据标准，分别属于一个系列的存储芯片相互挨着地沿着两根控制时钟总线布置。因此，属于一个系列的存储芯片也相互挨着地被布置在模块电路板上的一行中，如图4所示。
另外，控制芯片SC通过不同的数据时钟总线DB1和DB2被连接到各个存储芯片上。根据如图4所示的标准化，每个系列的相应存储芯片通过公共数据时钟总线被连接到控制芯片。在该情形下，存储芯片被布置在一根数据时钟总线的相应一端，而控制芯片被布置在该数据时钟总线的另一端。数据时钟总线因此分别按照所谓的点对点拓扑被实施。
例如在图4中，系列G1的存储芯片U1、系列G2的存储芯片U8以及还有系列G3的存储芯片U10和系列G4的存储芯片U17通过公共数据时钟总线DB1被连接到控制芯片SC。为此，数据时钟总线DB1在接触通孔VD1中被分支到模块电路板上侧的存储芯片U1和U8，以及被分支到模块电路板下侧的存储芯片U10和U17。系列G1的存储芯片U2、系列G2的存储芯片U7以及还有系列G3的存储芯片U11和系列G4的存储芯片U16通过公共数据时钟总线DB2被连接到控制芯片SC。四个系列的其余存储芯片通过另外的数据时钟总线被连接到控制芯片。在该情形下，在半导体存储模块的4系列配置中，数据时钟总线分别把四个存储芯片连接到控制芯片，其中所述四个存储芯片中的每一个属于不同的系列。在图4的例子中，数据时钟总线具有一点对四点的拓扑。
如上所述，数据时钟信号DQS1和数据时钟信号DQS2分别在数据时钟总线DB1和DB2上被传输。在读访问的情况下，存储在存储芯片的存储单元内的数据与数据时钟信号同步地被读出。在写访问的情况下，数据与数据时钟信号同步地被写入到存储芯片的存储单元中。另外，存储芯片内在读和写访问时的控制操作(例如关断存储单元的选择晶体管和将该选择晶体管控制成导通状态)是与控制时钟总线CLKB1和CLKB2上的控制时钟信号CLK1和CLK2同步地执行的。
为了保证完全满意的操作，对于譬如存储芯片U1和U8有必要的是，除了约400ps的小偏差外，控制时钟信号CLK1和数据时钟信号DQS1应大致同时地到达两个存储芯片U1和U8。这两个信号必须相互同步。但由于数据时钟总线DB1和控制时钟总线CLKB1的不同总线拓扑，在两种总线上出现不同的信号传播时间。通过数据时钟总线DB1传输的数据时钟信号DQS1例如大致同时地到达系列G1的存储芯片U1以及还有系列G2的存储芯片U8。另一方面，由于在控制芯片SC和存储芯片U1之间的小距离，控制时钟总线CLKB1上的控制时钟信号CLK1到达存储芯片U1比该控制时钟信号到达处于控制时钟总线CLKB1末端的系列G2的存储芯片U8要快得多。同样，在模块电路板下侧的控制时钟信号CLK2到达系列G3的存储芯片U10比到达系列G4的存储芯片U17要快得多。另一方面，两个存储芯片U10和U17大致同时地由数据时钟信号DQS1驱动，因为从控制芯片SC到存储芯片U10的数据时钟总线DB1的长度大致恰好与位于控制芯片SC和存储芯片U17之间的数据时钟总线DB1的长度相等。
控制时钟信号CLK1在存储芯片U1和存储芯片U8之间的传播时间差、以及控制时钟信号CLK2在存储芯片U10和存储芯片U17之间的传播时间差例如大约为1ns。如果数据时钟总线DB1被实施使得数据时钟信号DQS1大致与控制时钟信号CLK1同时地到达存储芯片U1和存储芯片U10，那么对于存储芯片U8和U17而言，在数据时钟信号DQS1和控制时钟信号CLK1之间还存在大约1ns的时间偏差。以存储芯片U1、U8、U10和U17为例所讲述的问题范围也适用于其余的存储芯片。
发明内容
本发明的目的在于讲述一种半导体存储模块，其中从一个控制芯片经不同总线被传输至存储芯片的信号大致同时地到达存储芯片。
该目的通过以下的具有总线结构的半导体存储模块来达到，其包括模块电路板和被布置在所述模块电路板上的多个存储芯片。在此，所述存储芯片中的第一芯片属于第一存储芯片组，所述存储芯片中的第二芯片属于第二存储芯片组。所述半导体存储模块还包括被布置在所述模块电路板上的控制芯片。在此，所述控制芯片被如此实施，使得在对所述半导体存储模块进行读和写访问时该控制芯片同时地访问所述存储芯片中的所述第一芯片或所述存储芯片中的所述第二芯片。该半导体存储模块包括用于传输第一控制信号的第一总线，其中该第一总线具有第一端和第二端，还包括用于传输第二控制信号的第二总线，其中该第二总线具有第一端和至少两个第二端。所述控制芯片被连接到所述第一总线的所述第一端。所述多个存储芯片沿着所述第一总线的所述第一端和所述第二端之间的所述第一总线被连接到所述第一总线上，所述存储芯片中的所述第一芯片中的一个相应芯片挨着所述存储芯片中的所述第二芯片中的一个相应芯片被连接到所述第一总线上。所述控制芯片被连接到所述第二总线的所述第一端。所述存储芯片中的所述第一芯片中的一个被连接到所述第二端中的一个，以及所述存储芯片中的所述第二芯片中的一个被连接到所述第二总线的第二端中的另一个。
根据所述的半导体存储模块的一种改进，所述第一总线被实施为用于传输控制时钟信号的控制时钟总线。在此，对所述存储芯片中的所述第一和第二芯片的读和写访问与所述控制时钟信号同步地被执行。
在所述的半导体存储模块的另一实施例中，所述第二总线被实施为用于传输数据时钟信号的数据时钟总线。在对所述存储芯片中的所述第一和第二芯片进行读访问时，数据与所述数据时钟信号同步地被从所述存储芯片中的所述第一和第二芯片读出。在对所述存储芯片中的所述第一和第二芯片进行写访问时，数据与所述数据时钟信号同步地被写入所述存储芯片中的所述第一和第二芯片。
在另一实施例中，所述的半导体存储模块包括用于传输第三控制信号的第三总线，所述第三总线具有第一端和第二端。所述控制芯片被连接到所述第三总线的所述第一端，所述多个存储芯片沿着所述第三总线的所述第一端和所述第二端之间的所述第三总线被连接到所述第三总线上，所述存储芯片中的所述第一芯片中的一个相应芯片挨着所述存储芯片中的所述第二芯片中的一个芯片被连接到所述第一总线上。
在所述的半导体存储模块的一种优选配置中，所述第三总线被实施为用于传输地址信号的地址总线。
根据一种改进，所述的半导体存储模块包括用于传输第四控制信号的第四总线，所述第四总线具有第一端和第二端。所述控制芯片被连接到所述第四总线的所述第一端，所述存储芯片中的所述第一芯片沿着所述第四总线的所述第一端和所述第二端之间的所述第四总线被连接到所述第四总线上。在此，所述存储芯片中的所述第一芯片相互挨着地沿着所述第四总线布置。
在所述的半导体存储模块的另一改进中，所述半导体存储模块包括用于传输另一第四控制信号的另一第四总线，所述另一第四总线具有第一端和第二端。所述控制芯片被连接到所述另一第四总线的所述第一端。所述存储芯片中的所述第二芯片沿着所述另一第四总线的所述第一端和所述第二端之间的所述另一第四总线被连接到所述第四总线上。所述存储芯片中的所述第二芯片相互挨着地沿着所述另一第四总线布置。
根据所述的半导体存储模块的一个实施例，所述第四总线和所述另一第四总线分别被实施为用于激活所述存储芯片中的所述第一和第二芯片以进行读和写访问的控制总线。
所述的半导体存储模块的另一实施例规定，所述存储芯片中的所述第一和第二芯片被布置在所述模块电路板的表面上的至少一行中。在所述行中，所述存储芯片中的所述第一芯片中的一个相应芯片挨着所述存储芯片中的所述第二芯片中的一个相应芯片被布置。
根据所述的半导体存储模块的另一配置形式，所述控制芯片通过具有一个数据宽度的访问总线由一个控制器件驱动。所述存储芯片具有相同的组织形式。所述第一和第二存储芯片组中的每一个都具有相同数量的存储芯片。属于存储芯片组之一的存储芯片的数量取决于所述访问总线的数据宽度和所述存储芯片的组织形式。
在所述的半导体存储模块的优选实施例中，属于所述第一和第二组的存储芯片分别形成一个系列。
所述半导体存储模块的其它配置形式可以从从属权利要求中得到。
下面参考示出了本发明示例性实施例的附图来更详细地解释本发明。图中图1示出了穿过半导体存储模块的剖面，图2A示出了连接有存储控制器的半导体存储模块的模块电路板的上侧的平面图，图2B示出了半导体存储模块的模块电路板的下侧的平面图，图3示出了半导体存储模块的存储芯片的存储单元阵列，图4示出了根据现有技术的布置有存储芯片和控制及数据时钟总线的半导体存储模块的模块电路板的上侧和下侧，图5示出了根据本发明的布置有存储芯片和控制及数据时钟总线的半导体存储模块的模块电路板的上侧和下侧，图6示出了根据本发明的布置有存储芯片和第一控制时钟总线及数据时钟总线的半导体存储模块的模块电路板的上侧，图7示出了根据本发明的布置有存储芯片和第二控制时钟总线及数据时钟总线的半导体存储模块的模块电路板的上侧，图8示出了根据本发明的布置有存储芯片和地址总线的半导体存储模块的模块电路板的上侧和下侧，图9示出了穿过具有地址总线的模块电路板的剖面。
具体实施例方式
图5描绘了模块电路板MP的上侧O和下侧U。出于更清楚的原因，在上侧只示出了属于系列G1的存储芯片U1和U2以及属于系列G2的存储芯片U7和U8。在模块电路板的下侧只示出了属于系列G3的存储芯片U10和U11以及属于系列G4的存储芯片U16和U17。另外，用于传输控制时钟信号CLK1和CLK2的控制时钟总线CLKB1和CLKB2分别按照图4所示的飞越环路拓扑被实施。
控制芯片SC被连接到控制时钟总线CLKB1的一端ECLKB11。终接阻抗T被连接到控制时钟总线CLKB1的另一端ECLKB12。同样，控制时钟总线CLKB2的一端ECLKB21被连接到控制芯片SC，且控制时钟总线CLKB2的另一端ECLKB22被连接到终接阻抗T。与点对点拓扑相反，控制时钟总线的飞越环路拓扑使在该总线上传输的信号具有明显更好的信号完整性。
但与图4的实施例相反，属于不同系列的存储芯片现在分别相互挨着地沿着控制时钟总线CLKB1和沿着控制时钟总线CLKB2布置。因此，系列G1的存储芯片U1挨着系列G2的存储芯片U8布置，而系列G1的存储芯片U2挨着系列G2的存储芯片U7布置。同样，被布置在模块电路板下侧的系列G3的存储芯片U10和U11也不再相互挨着地沿着控制时钟总线CLKB2布置，而是分别挨着系列G4的存储芯片U16和U17布置。因此，在模块电路板上侧和下侧的所有其它存储芯片同样也不再相互挨着地逐个组地(逐个系列地)布置在多个行中。而是一个系列的一个存储芯片挨着另一个系列的一个存储芯片而被布置在一行中。
数据时钟总线另外按照“一点对四点”拓扑被实施。控制芯片SC被连接到数据时钟总线DB1的一端EDB11。在数据时钟总线DB1的另外两端EDB12和EDB13处，该数据时钟总线DB1把系列G1的存储芯片U1以及系列G2的存储芯片U8连接到控制芯片SC。同样地，位于模块电路板下侧的数据时钟总线DB1在其两端处通过接触通孔VD1将系列G3的存储芯片U10以及系列G4的存储芯片U17连接到该电路板上侧的控制芯片SC。在模块电路板上侧，数据时钟总线DB2在其两端处把系列G1的存储芯片U2以及系列G2的存储芯片U7连接到控制芯片SC。在模块电路板下侧，数据时钟总线DB2在其两端处通过接触通孔VD2把系列G3的存储芯片U11以及系列G4的存储芯片U16连接到控制芯片SC。
在对半导体存储模块访问时，控制芯片同时地访问一个系列的所有存储芯片。由于控制时钟总线CLKB1的在控制芯片和系列G1的存储芯片U1之间的总线长度以及还有在控制芯片和系列G2的存储芯片U8之间的总线长度在长度上大约是相等的，所以现在控制时钟信号CLK1大致同时地到达属于不同系列的存储芯片。由于控制时钟信号CLK1稍微在到达存储芯片U1之前到达存储芯片U8而产生的400ps的小传播时间差仍然是可以容忍的，而不会丧失完整性。
由于在控制芯片SC和存储芯片U1、U8之间的相同距离，数据时钟总线DB1上的数据时钟信号DQS1同时到达存储芯片U1、U8。同样，由于数据时钟总线DB2在控制芯片SC和存储芯片U2之间的总线长度恰好等于数据时钟总线DB2在控制芯片SC和存储芯片U7之间的总线长度，所以数据时钟总线DB2上的数据时钟信号DQS2也同时到达存储芯片U2和U7。
在模块电路板的下侧，控制时钟信号CLK2基本上同时地到达相互挨着布置的存储芯片U11和U16。相互挨着布置的存储芯片U17和U10通过控制时钟信号CLK2稍后但同样基本上是同时地被寻址。同样，存储芯片U10和U17通过数据时钟总线DB1被同时寻址，而存储芯片U11和U16通过数据时钟总线DB2被同时寻址。
如在引言中所述，数据时钟信号DQS和控制时钟信号CLK之间的偏差应该不大于400ps。下面以存储芯片U1和U8为例来讲述必要的措施，但这些措施同样也可以适用于相互挨着布置且属于不同系列的其它成对的存储芯片。
由于数据时钟信号DQS1从控制芯片SC到存储芯片U1、U8具有相同的传播时间，而且控制时钟总线CLKB1上的控制时钟信号CLK1同样在控制芯片SC和两个存储芯片U1、U8之间具有大致相同的传播时间，所以也可以使数据时钟信号DQS1和控制时钟信号CLK1大致同时地到达存储芯片U1和U8。
可以实现这一点的一种可能的途径在于，使数据时钟总线DB1的在控制芯片SC和存储芯片U1、U8之间的长度如此地与控制时钟总线CLKB1的在控制芯片SC和存储芯片U1、U8之间的长度进行适配，使得控制时钟总线CLKB1上的从控制芯片SC直到存储芯片U1、U8的控制时钟信号CLK1与数据时钟总线DB1上的在控制芯片SC和两个存储芯片U1、U8之间的数据时钟信号DQS1具有相同的传播时间。由于信号在飞越环路拓扑的总线上通常比在点对点拓扑的总线上传播得更慢，所以数据时钟总线DB1必须被制造得稍微长于控制时钟总线CLKB1的在存储芯片U1和U8之间的长度。
然而，如果由于缺少可用的空间而使这一点不可能做到，那么根据另一变型方案，控制芯片SC被实施为一种智能中心芯片。在图5所示的例子中，该中心芯片以相较于控制时钟信号CLK1为时间延迟的方式来发出数据时钟信号DQS1。如果控制时钟总线CLKB1上的控制时钟信号CLK1从控制芯片SC到存储芯片U1、U8例如具有1.5ns的传播时间，而且数据时钟总线DB1上的数据时钟信号DQS1在控制芯片SC和存储芯片U1、U8之间具有约0.4ns的传播时间，那么智能中心芯片在发出控制时钟信号CLK1之后约1.1ns产生数据时钟信号DQS1。这保证了控制时钟信号CLK1和数据时钟信号DQS1基本上同时地到达两个存储芯片U1和U8。两个信号之间的约400ps的小时间偏差是可以被接受的，而不会丧失信号完整性。
挨着控制时钟总线CLKB和数据时钟总线DB，半导体存储模块的存储芯片通常还通过控制总线CTRLB和地址总线CAB被连接到控制芯片。控制信号CTRL(例如用于选择存储芯片以进行存储器访问的芯片选择信号)在控制总线CTRLB上被传输。当来自于不同系列的存储芯片被连接到控制时钟总线CLKB之一时，相同系列的存储芯片分别被连接到控制总线CTRLB。控制总线CTRLB因此按照系列特有的方式被实施。所以在4系列的模块配置的情况下存在4个不同的控制总线。
图6和7示出了两个系列G1和G2的存储芯片U1、U8以及还有U2、U7，它们相互挨着地被布置在模块电路板的上侧。存储芯片U1、U8被连接到数据时钟总线DB1。存储芯片U2和U7被连接到数据时钟总线DB2。根据图6，属于系列G1的存储芯片U1和U2被连接到用于传输控制信号CTRL1的控制总线CTRLB1，而属于系列G2的存储芯片U7和U8按照图7被连接到用于传输控制信号CTRL2的控制总线CTRLB2。控制总线CTRLB1和CTRLB2分别在其相应的末端ECTRLB12和ECTRLB22处用终接阻抗T进行终接。
图8和9示出了位于模块电路板上侧的存储芯片U1，...，U8以及位于模块电路板下侧的存储芯片U10，...，U18至控制总线CAB的连接。控制总线CAB按照类似于控制时钟总线CLKB1和CLKB2的飞越环路拓扑来实施。虽然模块电路板左侧的存储芯片U1，...，U18通过两根控制时钟总线被连接到控制芯片SC，但只有一个地址总线CAB被提供用于将模块电路板左侧的存储芯片U1，...，U18连接到控制芯片SC。存储芯片U1，...，U18沿着地址总线CAB布置。地址总线在一端ECAB1被连接到控制芯片SC，在一端ECAB2用终接阻抗T终接。可以被用来寻址存储单元阵列或存储器系列中的单个存储单元的地址信号CA通过地址总线CAB被传输。
鉴于半导体存储模块的对称结构，针对模块电路板左侧的存储芯片的解释也可以适用于模块电路板右侧的存储芯片。控制和数据时钟总线的、地址和控制总线的本发明配置，以及还有属于模块电路板上的不同系列的存储芯片的相应布置，可以尤其被应用于4R×8和8R×8模块配置的FBDIMM(全缓冲双列直插存储器模块)。
附图标记清单MP模块电路板L 层FBGA 细间距球栅阵列封装SB控制器件CB存储器件U 存储芯片SC控制芯片MC存储控制器B 外部访问总线SZF 存储单元阵列BL位线WL字线AT选择晶体管SC存储电容器SZ存储单元DB数据时钟总线DQS 数据时钟信号CLKB 控制时钟总线CAB 地址总线CLK 控制时钟总线CA地址总线VD，VC接触通孔CTRLB 控制总线CTRL 控制信号
权利要求
1.具有总线结构的半导体存储模块，具有模块电路板(MP)，具有被布置在所述模块电路板(MP)上的多个存储芯片(U1，...，U8)，所述存储芯片中的第一芯片(U1，...，U4)属于第一存储芯片组(G1)，所述存储芯片中的第二芯片(U5，...，U8)属于第二存储芯片组(G2)，具有被布置在所述模块电路板(MP)上的控制芯片(SC)，其中所述控制芯片(SC)被如此实施，使得在对所述半导体存储模块进行读和写访问时该控制芯片同时地访问所述存储芯片中的所述第一芯片(U1，...，U4)或所述存储芯片中的所述第二芯片(U5，...，U8)，具有用于传输第一控制信号(CLK1)的第一总线(CLKB1)，其中该第一总线具有第一端(ECLKB11)和第二端(ECLKB12)，具有用于传输第二控制信号(DQS1)的第二总线(DB1)，其中该第二总线具有第一端(EDB11)和至少两个第二端(EDB12，EDB13)，其中所述控制芯片(SC)被连接到所述第一总线(CLKB1)的所述第一端(ECLKB11)，所述多个存储芯片(U1，...，U8)沿着所述第一总线的所述第一端(ECLKB11)和所述第二端(ECLKB12)之间的所述第一总线被连接到所述第一总线上，所述存储芯片中的所述第一芯片中的一个相应芯片(U1)挨着所述存储芯片中的所述第二芯片中的一个相应芯片(U8)被连接到所述第一总线上，所述控制芯片(SC)被连接到所述第二总线(DB1)的所述第一端(EDB11)，所述存储芯片中的所述第一芯片中的一个(U1)被连接到所述第二端中的一个(EDB12)，以及所述存储芯片中的所述第二芯片中的一个(U8)被连接到所述第二总线(DB1)的第二端中的另一个(EDB13)。
2.按照权利要求1所述的半导体存储模块，其中所述第一总线(CLKB1)被实施为用于传输控制时钟信号(CLK1)的控制时钟总线，其中对所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)的读和写访问与所述控制时钟信号(CLK1)同步地被执行。
3.按照权利要求1-2之一所述的半导体存储模块，其中所述第二总线(DB1)被实施为用于传输数据时钟信号(DQS1)的数据时钟总线，其中在对所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)进行读访问时，数据与所述数据时钟信号(DQS1)同步地被从所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)读出，其中，在对所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)进行写访问时，数据与所述数据时钟信号(DQS1)同步地被写入所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)。
4.按照权利要求1-3之一所述的半导体存储模块，具有用于传输第三控制信号(CA)的第三总线(CAB)，所述第三总线具有第一端(ECAB1)和第二端(ECAB2)，所述控制芯片(SC)被连接到所述第三总线(CAB)的所述第一端(ECAB1)，所述多个存储芯片(U1，...，U8)沿着所述第三总线的所述第一端(ECAB1)和所述第二端(ECAB2)之间的所述第三总线被连接到所述第三总线上，所述存储芯片中的所述第一芯片中的一个相应芯片(U1)挨着所述存储芯片中的所述第二芯片中的一个芯片(U8)被连接到所述第三总线上。
5.按照权利要求4所述的半导体存储模块，其中所述第三总线(CAB)被实施为用于传输地址信号(CA)的地址总线。
6.按照权利要求1-5之一所述的半导体存储模块，具有用于传输第四控制信号(CTRL1)的第四总线(CTRLB1)，所述第四总线具有第一端(ECTRLB11)和第二端(ECTRLB12)，所述控制芯片(SC)被连接到所述第四总线的所述第一端(ECTRLB11)，所述存储芯片中的所述第一芯片(U1，...，U4)沿着所述第四总线的所述第一端(ECTRLB11)和所述第二端(ECTRLB12)之间的所述第四总线被连接到所述第四总线上，所述存储芯片中的所述第一芯片(U1，...，U4)相互挨着地沿着所述第四总线布置。
7.按照权利要求6所述的半导体存储模块，具有用于传输另一第四控制信号(CTRL2)的另一第四总线(CTRLB2)，所述另一第四总线具有第一端(ECTRLB21)和第二端(ECTRLB22)，所述控制芯片(SC)被连接到所述另一第四总线的所述第一端(ECTRLB21)，所述存储芯片中的所述第二芯片(U5，...，U8)沿着所述另一第四总线的所述第一端(ECTRLB21)和所述第二端(ECTRLB22)之间的所述另一第四总线被连接到所述第四总线上，所述存储芯片中的所述第二芯片(U5，...，U8)相互挨着地沿着所述另一第四总线布置。
8.按照权利要求7所述的半导体存储模块，其中所述第四总线(CTRLB1)和所述另一第四总线(CTRLB2)分别被实施为用于激活所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)以进行读和写访问的控制总线。
9.按照权利要求8所述的半导体存储模块，其中所述第一总线(CLKB1)、所述第三总线(CAB)、所述第四总线(CTRLB1)和所述另一第四总线(CTRLB2)的相应的第二端(ECLKB12，ECAB2，ECTRLB12，ECTRLB22)通过终接阻抗(T)被终接。
10.按照权利要求1-9之一所述的半导体存储模块，其中所述存储芯片中的所述第一和第二芯片(U1，...，U4，U5，...，U8)被布置在所述模块电路板(MP)的表面(O)上的至少一行(R1)中，其中在所述行(R1)中，所述存储芯片中的所述第一芯片中的一个相应芯片(U1)挨着所述存储芯片中的所述第二芯片中的一个相应芯片(U8)被布置。
11.按照权利要求1-10之一所述的半导体存储模块，其中所述存储芯片分别包括具有动态随机访问存储单元(SZ)的存储单元阵列(SZF)。
12.按照权利要求1-11之一所述的半导体存储模块，其中所述控制芯片被实施为中心芯片(SC)。
13.按照权利要求12所述的半导体存储模块，其中所述中心芯片(SC)被如此实施，使得它相对于所述控制时钟信号(CLK1)延迟地发出所述数据时钟信号(DQS1)。
14.按照权利要求1-13之一所述的半导体存储模块，其中所述模块电路板(MP)被实施为多层模块电路板。
15.按照权利要求1-14之一所述的半导体存储模块，其中每个总线(CLKB，CAB，DB，CTRLB)被敷设在所述模块电路板(MP)的层(L1，...，Ln)中的一个内。
16.按照权利要求1-15之一所述的半导体存储模块，其中所述存储芯片(U1，...，U8)和所述控制芯片(SC)分别按照细间距球栅阵列封装(FBGA)而布置。
17.按照权利要求1-16之一所述的半导体存储模块，其中所述控制芯片(SC)通过具有一个数据宽度的访问总线(B)由一个控制器件(MC)驱动，其中所述存储芯片(U1，...，U8)具有相同的组织形式，其中所述第一和第二存储芯片组(G1)中的每一个都具有相同数量的存储芯片(U1，...，U4)，其中属于存储芯片组(G1，G2)之一的存储芯片的数量取决于所述访问总线(B)的数据宽度和所述存储芯片的组织形式。
18.按照权利要求17所述的半导体存储模块，其中属于所述第一和第二组(G1，G2)的存储芯片(U1，...，U4，U5，...，U8)分别形成一个系列(G1，G2)。
19.按照权利要求1-18之一所述的半导体存储模块，其中所述半导体存储模块具有4R×8配置。
20.按照权利要求1-19之一所述的半导体存储模块，其中所述半导体存储模块具有8R×8配置。
21.按照权利要求1-20之一所述的半导体存储模块，其被实施为双列直插存储器模块。
全文摘要
半导体存储模块(MP)，其具有驱动各种存储芯片(U1，..，U36)的控制芯片(SC)。存储芯片通过飞越环路拓扑形式的控制时钟总线(CLKB1)被连接到控制芯片(SC)。存储芯片被如此布置在模块电路板上，使得不同系列(G1，G2)的存储芯片(U1，U8)分别相互挨着地被连接到控制时钟总线(CLKB1)。承载数据时钟信号(DQS1)地数据时钟总线(DB1)分别根据点对点拓扑将不同系列的存储芯片连接到控制芯片(SC)。该半导体存储模块允许控制时钟总线(CLKB1)上的控制时钟信号(CLK1)的传播时间与数据时钟总线(DB1)上的数据时钟信号(DQS1)的传播时间相适配。
文档编号G11C8/18GK1892896SQ20061010550
公开日2007年1月10日 申请日期2006年7月7日 优先权日2005年7月8日
发明者K·－H·穆斯赖纳, M·贝尼泽克, S·乔尔德耶维克 申请人:英飞凌科技股份公司