专利名称：用于非易失性存储设备的冗余选择器电路的制作方法
技术领域：
所公开的方法和系统涉及一种半导体集成电路，更具体地涉及一种具有冗佘选择器电路的非易失性存储设备。
背景技术：
存储设备是能够存储并且之后检索数据的集成电路。通常，存储设备包括多个存储单元，每个存储单元存储一个或多个数据位。遗憾的是，存储单元可能由于一些原因而具有缺陷，所述原因例如不稳定的制造工艺或由于时间的流逝而导致的劣化。因此，给定的存储设备也许不能永远正常工作和/或其可靠性可能随时间而恶化。
然而，为了增加产量，已经设计了许多方法来克服由不常见的有缺陷存储单元所造成的问题，而不是完全丢弃包含此缺陷的存储设备。这些方法之一是将冗余电路合并到存储设备中。冗余电路通常具有多个无缺陷的存储单元以便逻辑地(而不是物理地)替换已知有缺陷的存储单元。在标题为“REDUNDANCY FUSE BOXES AND REDUNDANCY REPAIRSTRUCTURES FOR SEMICONDUCTOR DEVICES”的第6,118,712号美国专利和标题为“FUSE BOX INCLUDING MAKE-LINK AND REDUNDANTADDRESS DECODER HAVING THE SAME AND METHOD FORREPAIRING DEFECTIVE MEMORY CELL”的第6,850,450号美国专利申请中公开了示例性冗余电路，通过对它们的全文引用而将它们包括在此。
冗余电路经常通过选择性切断熔丝电路(fuse circuit)中的熔丝来将有缺陷存储单元的地址存储在熔丝电路中。因此，在使用冗余电路的存储设备的正常操作期间，将输入至存储设备的地址(或内部产生的地址)与每个所存储的有缺陷存储地址相比较，并且基于比较结果，可以代替有缺陷存储单元而选择冗余存储单元。
遗憾的是，当存储设备的操作速度非故意地造成选择了有缺陷的存储单元而不是功能性冗余存储单元时，这种存储器维修的不足就出现了。就是说，由于所有电子电路的固有延迟，冗余校验电路可能没有及时地识别出一个地址表示一个有缺陷存储单元，以及如果存储设备的操作速度超过保证冗余校验电路的正常操作所需的必不可少的建立(set-up)时间时，可能没有激活适合的冗余存储单元。可选择的办法是使用较长的建立时间，从而减慢存储设备的整体操作速度。因此，期望一种涉及存储设备的冗余电路的新的方法和系统。
发明内容
所公开的方法和系统的示例性实施例针对用在非易失性存储设备中的冗余选择器电路。
在一个示例性实施例中，一种用在快闪存储设备中的冗余选择器电路可以包括ROM单元阵列，其包括以行和列的矩阵布置的多个ROM单元，用于存储该快闪存储设备中的有缺陷的地址；ROM控制器，用于在加电时依次选择ROM单元阵列的行；读出放大器块，用于从ROM控制器所选择的ROM单元中读出数据位，其中所述数据位表示该快闪存储设备的一个或多个有缺陷的地址；锁存块，用于通过开关电路串行地接收由读出放大器块所读出的有缺陷的地址数据位，并且随后锁存串行输入的有缺陷的地址数据位；以及比较器块，用于检测在快闪存储设备的正常操作中输入的地址是否与存储在锁存块中的一个或多个有缺陷的地址中的一个相匹配。
在第二示例性实施例中，一种用在非易失性存储设备中的冗余选择器电路可以包括ROM单元阵列，其包括以行和列的矩阵布置的多个ROM单元，用于存储该非易失性存储设备中的有缺陷的地址；ROM控制器，用于在加电时依次选择ROM单元阵列的行；读出放大器块，用于从ROM控制器所选择的ROM单元中读出数据位，其中所述数据位表示该非易失性存储设备的一个或多个有缺陷的地址；锁存块，用于通过开关电路依次接收由读出放大器块所读出的有缺陷的地址数据位，并且随后锁存所输入的有缺陷的地址数据位；以及比较器块，用于检测在该非易失性存储设备的正常操作中输入的地址是否与存储在锁存块中的一个或多个有缺陷的地址中的一个相匹配。
图1是根据本公开的非易失性存储设备的方框图。
图2是在图1中图示的冗余选择器电路的方框图。
图3是在图2中图示的锁存块和比较器块的电路图。
图4是在图1中图示的复用器电路的方框图。
具体实施例方式
下面将参照附图，更详细地描述所公开的方法和系统的各种实施例。然而，所公开的方法和系统可能以不同形式被实现并且不应当被理解为限于这里所述的实施例。而且，提供这些实施例，以便此公开将是彻底和完整的，并且将本公开的范围充分传达给本领域的技术人员。贯穿此说明书，相似的标号表示相似的要素。
在图1中图示根据所公开的方法和系统的非易失性存储设备100。在描述该非易失性存储设备100之前，要注意的是，该非易失性存储设备100可以存储诸如引导码之类的数据，并且支持用于在加电时输出引导码数据至外部设备的引导加载功能。
参照图1，该非易失性存储设备100包括主单元阵列1100、冗余单元阵列1200、行选择器电路1300、页缓冲器电路1400、地址生成器电路1500、内部时钟生成器电路1600、列选择器电路1700、冗余选择器电路1800、复用器电路1900和输入/输出电路(I/O电路)2000。主单元阵列1100和冗余单元阵列1200共同构成存储单元阵列。
主单元阵列1100包括以行(即，字线)和列(即，位线)的矩阵布置的存储单元。类似地，冗余单元阵列1200包括以行(即，字线)和列(即，位线)的矩阵布置的存储单元。在下文中，将主单元阵列1100的存储单元称为“主存储单元”，并且将冗余单元阵列1200的存储单元称为“冗余存储单元”。
冗余单元阵列1200的行电连接于主单元阵列1100的行。当选择特定行时，所选择的行的单元包括阵列1100和1200二者的存储单元。然而，要注意的是，在改变行冗余架构的情况下，可以将冗余单元阵列1200的行与主单元阵列1100的行电子地隔离。
返回至图1，当主单元阵列1100的某些存储单元被确定为有缺陷时，可以用冗余单元阵列1200的冗余存储单元来替换这些有缺陷存储单元。为了实现此功能，可以在冗余选择器电路1800中存储/编程涉及存储单元的每个有缺陷列的列地址，即“有缺陷的列地址”。
在操作期间，列选择器电路1300可以响应于外部的行地址Ar选择存储单元阵列1100和1200的行中的一个，并且使用字线电压驱动所选择的行。然后在读取操作期间，页缓冲器电路1400可以从行选择器电路1300所选择的行/字线的单元(包括主存储单元和冗余存储单元)中读取数据，并且在编程/写入操作期间使用位线偏置电压(例如，电源电压或地电压)来驱动存储单元阵列的列/位线。在只有一行构成一页的情况下，页缓冲器电路1400可以包括每个对应于存储单元阵列的列的多个页缓冲器。
接下来，内部时钟生成器电路1600可以响应于控制信号nRE和nWE产生内部时钟信号ICLK。例如，当需要编程/写入操作时，内部时钟生成器电路1600可以产生与控制信号nWE同步的信号ICLK；另外，对于读取操作，可以产生信号ICLK并且使其与控制信号nRE同步。
同时，地址生成器电路1500可以接收列地址Ac，然后与内部时钟生成器电路1600所提供的内部时钟信号ICLK同步地生成内部列地址CA。
然后，列生成器电路1700可以响应于地址生成器电路1500所提供的列地址CA选择页缓冲器电路1400所提供的页缓冲器。例如，列生成器电路1700可以选择对应于主单元阵列1100的页缓冲器的一部分和对应于冗余单元阵列1200的页缓冲器的一部分。
如上所述，冗余选择器电路1800可以被配置为存储关于主单元阵列1100的有缺陷的列的一个或多个有缺陷的列地址一大概在正常操作之前。在此配置之后，冗余选择器电路1800可以接收地址生成器电路1500所提供的列地址，并且检测所接收的列地址是否与所存储的有缺陷的列地址中的一个匹配。当所接收的列地址与所存储的有缺陷的列地址中的一个匹配时，冗余选择器电路1800可以激活输入/输出选择信号IOSLTx(x＝0-i)中的一个。
接下来，复用器电路1900可以从所选择的主单元阵列1100的页缓冲器中接收数据位MDx(在下文中，该数据位被称为“主数据位”)，并且从所选择的冗余单元阵列1200的页缓冲器(或选择的多个页缓冲器)中接收数据位RD(在下文中，该数据位被称为“冗余数据位”)。然后，复用器电路1900可以选择性地输出充当输入/输出选择信号IOSLT0-IOSLTi的所接收的数据位MDx和RD。例如，当输入/输出选择信号IOSLT0-IOSLTi都被去激活时，复用器1900可以只输出主数据位MDx。
在示例性实施例中，输入/输出选择信号IOSLT0-IOSLTi的数目可以等于列选择器电路1700所选择的主数据位的数目。
如图4所示，复用器电路1900可以包括多个复用器MUX0-MUXi，每个复用器可以由各自的输入/输出选择信号IOSLT0-IOSLTi来控制，并且接收各自的主数据位MD0-MDi。单个冗余数据位RD被提供给所有复用器MUX0-MUXi。
在操作中，当输入/输出选择信号IOSLT0-IOSLTi中的一个被激活时，复用器1900可以选择冗余数据位RD而不是主数据位MD0-MDi中的一个来充当被激活的选择信号IOSLT0-IOSLTi。之后，复用器电路1900可以提供除了替换特定(可能是有缺陷的)主数据位的冗余数据位之外的所有主数据位作为输出。如图1所示，通过复用器电路1900输出的数据位可以通过I/O电路2000被提供至外部。
类似地，在编程/写入操作期间，复用器电路1900可以根据是否激活了I/O选择信号IOSLT0-IOSLTi中的一个来选择输入数据位之一作为冗余数据位，并且所选择的数据位可以通过列选择器电路1700被存储在冗余单元阵列1200的页缓冲器中。
图2是在图1中图示的冗余选择器电路的方框图，并且图3是在图2中图示的锁存块和比较器块的电路图。
参照图2，冗余选择器电路1800包括用于存储有缺陷地址的ROM单元阵列1810。ROM单元阵列1810包括以行R0-Rj和列C0-Cj的矩阵的布置的多个ROM单元1811。ROM单元1811中的每个包括一个NMOS晶体管TR和一个熔丝F，以便根据各自的熔丝F是否被切断来存储逻辑“1”或“0”。对于当前的示例，当熔丝F被切断时，连接至ROM单元的列被保持在预充电的电平(逻辑高电平)上；当熔丝F没有被切断时，连接至ROM单元的列被接地。
为了方便描述，假设根据所公开的方法和系统的非易失性存储设备可以采用列冗余架构。在此假设下，行R0-Ri的数目等于列的数目，使得可以使用冗余单元阵列1200替换主单元阵列1100的有缺陷的列。PMOS晶体管1812耦接在每列的一端和电源电压之间。ROM控制块1812所控制的PMOS晶体管1812可以对列C0-Cj预充电。
在加电操作中，ROM控制块1812可以使PMOS晶体管1812激活预定的时间以便使用电源电压对列C0-Cj预充电。在对列C0-Cj预充电之后，ROM控制块1812可以控制ROM单元阵列1810以便依次选择行R0-Rj。每当选择了行R0-Rj中的每一个时，ROM控制块1812就能够控制读出放大器块1814以便读出列R0-Rj的电压电平。注意，当选择行时所读出的值指示各自的列地址。接下来，当每行被选择到锁存块1818时，ROM控制块1812可以控制开关块1816来传送从读出放大器块1814输出的数据位(即，有缺陷的地址)。随后，锁存块1818可以使用多个锁存电路1818_0-1818_i锁存通过开关块1816传送的数据位(表示一个或多个有缺陷的地址)。
注意，在相应实施例中，锁存电路1818_0-1818_i的数目可以等于ROM单元阵列1810的行R0-Rj的数目。还要注意，当选择行R0时，第一锁存电路1818_0可以锁存通过开关块1816传送的第一组数据位(即，第一有缺陷地址)，而当选择行R1时，第二锁存电路1810_1可以锁存通过开关块1816传送的第二组数据位(即，第二有缺陷地址)，等等。因此，当依次选择了每行时，可以将有缺陷的地址依次存储在锁存块1818中(通过并行或串行传送)。
通过在正常操作之前传送有缺陷的地址信息至锁存块1818，减少了在加电之后的存储器访问时读取有缺陷的列地址所需的时间。因此，冗余选择器电路1800可以防止由于操作速度的增加而导致的读取/编程错误，并且增强了本公开的非易失性存储设备的可靠性。
利用地址块1818中的适当的有缺陷的地址数据，比较器块1820可以检测一地址(每当从列地址生成器电路1500输入列地址CA时输入该地址)是否与锁存块1818中存储的地址之一匹配。比较器块1820可以根据检测结果激活输入/输出选择信号(I/O选择信号)IOSLT0-IOSLTi之一。如图2所示，比较器块1820包括多个比较器1820_0-1820_i，并且如图3所示，每个比较器1820_0-1820_i可以包括XNOR门、触发器和AND门。XNOR门分别对应于锁存电路1818_0的锁存器LAT0-LATi。
在操作中，XNOR门的每个可以接收各自的地址位以及有缺陷地址锁存器的对应位，并且比较所接收的位是否相互匹配。通过与内部时钟信号ICLK同步操作的触发器提供比较的结果作为AND门的输入。只有当所有输入值相互匹配时，AND门才激活对应的I/O选择信号IOSLT0。
如上所述，可以随意地通过串行传送将保存在ROM单元阵列1810中的有缺陷的地址传送(在最初的引导加载周期期间)至锁存块1818。在引导加载周期之后，可以将在正常读取/编程操作期间输入的地址与存储在锁存块1818中的有缺陷地址相比较。因此，无论存储设备的操作速度如何，用冗余数据单元替换有缺陷数据单元都可以平滑地进行。
现在将在以下详细描述根据所公开的方法和系统的非易失性存储设备的操作。为了方便描述，假设主题非易失性存储设备具有列冗余架构。但是，对于本领域的技术人员来说，显然该非易失性存储设备可以类似地采用行冗余架构。
在正常操作之前，主题非易失性存储设备1000，可以在晶片级别上测试该非易失性存储设备1000以便检测在主单元阵列1100中是否存在有缺陷的单元。当在主单元阵列1100中存在有缺陷的单元时，有关有缺陷单元的列地址被编程到冗余选择器电路1800——随意地通过选择性地切断包括在冗余选择器电路1800中的ROM单元阵列1810的熔丝。
当最初向非易失性存储设备1000供电时，可以向外部设备输出存储在非易失性存储设备1000中的引导码。同时，ROM单元控制块1812可以控制ROM单元阵列1810和读出放大器块1814，以便读取存储在ROM单元阵列1810中的有缺陷的地址。
更具体来说，ROM单元控制块1812可以将PMOS晶体管1812激活预定的时间以便使用电源电压对列C0-Cj预充电。在对列C0-Cj预充电之后，ROM单元控制块1812可以控制ROM单元阵列1810依次选择行C0-Cj。然后，每当选择了行R0-Rj中的每个时，ROM控制块1812可以控制读出放大器块1814读出列C0-Cj的电压电平，并且可以将所得到的读出位(其可以表示有缺陷的地址)发送至开关块1816。
随后，开关块1816(其可以由ROM控制块1812控制)可以依次传送所读出的数据位至锁存块1818，锁存块1818进而可以锁存所传送的数据位以便提供一个或多个有缺陷的地址以供以后比较。
接着，可以进行正常的读取和编程/写入操作。
在进行读取操作的情况下，页缓冲器电路1400可以读取/接收存储在所选择的行的主存储单元和冗余存储单元中的数据。一旦页缓冲器电路1400接收了该数据，就可以通过列选择器电路1700、复用器电路1900和I/O电路2000传送所接收的数据。
在读取操作期间，地址生成器电路1500可以接收随读取命令一起输入的列地址。接着，可以使该列地址输入与内部时钟信号ICLK同步以便依次生成内部列地址。然后冗余选择器电路1800可以检测在内部时钟信号ICLK的每个周期从地址生成电路1500生成的内部列地址是否表示有缺陷的列地址。就是说，比较器块1820可以检测所输入的内部列地址CA是否与在加电时加载在锁存块1818上的列地址中的一个匹配。
如果不匹配，则I/O选择信号IOSLT0-IOSLTi保持在非激活的状态，并且可以将所有列选择器电路1700所选择的主数据位通过复用器电路1900传送至I/O电路2000。
另一方面，如果匹配，则比较器块1820可以激活I/O选择信号IOSLT0-IOSLTi中的一个，其进而可以使复用器电路1900用冗余数据位替换(可能有缺陷的)主数据，并且主数据位和替换数据位的组合被发送至I/O电路2000。
如前所述，可以将在加电时从ROM单元阵列1810读出的有缺陷的地址存储在锁存块1818中。在加电之后，将正常读取/编程操作中输入的地址与存储在锁存块1818中的有缺陷的地址相比较。因此，无论存储设备的操作速度如何，都可以平滑地进行将有缺陷的一个I/O数据位转换成冗余数据位的操作。
尽管已经结合在附图中图示的所公开的方法和系统的实施例描述了所公开的方法和系统，但是其不限于此。本领域的技术人员将清楚，在不背离此公开的范围和精神的情况下，可以对其进行各种替换、修改和改变。
权利要求
1.一种用在快闪存储设备中的冗余选择器电路，该冗余选择器电路包括ROM单元阵列，其包括以行和列的矩阵布置的多个ROM单元，用于存储该快闪存储设备中的有缺陷的地址；ROM控制器，用于在加电时依次选择ROM单元阵列的行；读出放大器块，用于从ROM控制器所选择的ROM单元中读出数据位，其中所述数据位表示该快闪存储设备的一个或多个有缺陷的地址；锁存块，用于通过开关电路串行地接收由读出放大器块所读出的有缺陷的地址数据位，并且随后锁存串行输入的有缺陷的地址数据位；以及比较器块，用于检测在快闪存储设备的正常操作中输入的地址是否与存储在锁存块中的一个或多个有缺陷的地址中的一个相匹配。
2.如权利要求1所述的冗余选择器电路，其中，所述ROM单元阵列的行的数目等于提供给该快闪存储设备的冗余列的数目。
3.如权利要求2所述的冗余选择器电路，其中，所述ROM单元阵列的列的数目等于用于寻址有缺陷的列的地址的位的数目。
4.如权利要求1所述的冗余选择器电路，其中，所述ROM单元中的每个包括熔丝；具有连接至对应行的栅极的晶体管；连接至对应列的漏极；和通过熔丝接地的源极。
5.如权利要求1所述的冗余选择器电路，其中，所述ROM单元阵列还包括耦接在每个相应列的一端和电源电压之间的PMOS晶体管，该PMOS晶体管由ROM控制器控制以便在加电时对所述列进行预充电。
6.一种用在非易失性存储设备中的冗余选择器电路，该冗余选择器电路包括ROM单元阵列，其包括以行和列的矩阵布置的多个ROM单元，用于存储该非易失性存储设备中的有缺陷的地址；ROM控制器，用于在加电时依次选择ROM单元阵列的行；读出放大器块，用于从ROM控制器所选择的ROM单元中读出数据位，其中所述数据位表示该非易失性存储设备的一个或多个有缺陷的地址；锁存块，用于通过开关电路接收由读出放大器块所读出的有缺陷的地址数据位，并且随后锁存所输入的有缺陷的地址数据位；以及比较器块，用于检测在该非易失性存储设备的正常操作中输入的地址是否与存储在锁存块中的一个或多个有缺陷的地址中的一个相匹配。
7.如权利要求6所述冗余选择器电路，其中，随着依次选择了行，通过串行传送方式将ROM单元阵列的有缺陷地址经读出放大器块传送至锁存块。
全文摘要
本发明公开了一种用在非易失性存储设备中的冗余选择器电路，该冗余选择器电路包括ROM单元阵列，其中存储了有缺陷的地址，其包括以行和列的矩阵布置的多个ROM单元；ROM控制器，用于在加电时依次选择ROM单元阵列的行；读出放大器块，用于从根据ROM控制器的控制依次选择的相应行的ROM单元中读出和放大数据位；锁存块，用于通过开关电路接收由读出放大器块所读出的数据位，并且锁存所输入的数据位作为有缺陷的地址；以及比较器块，用于检测在正常操作中输入的地址是否与存储在锁存块中的一个有缺陷的地址匹配。随着依次选择了行，通过串行传送方式将ROM单元阵列的有缺陷地址经读出放大器块传送至锁存块。
文档编号G11C29/00GK1901093SQ20061010802
公开日2007年1月24日 申请日期2006年7月24日 优先权日2005年7月22日
发明者李裕相, 黄相元 申请人:三星电子株式会社